專利名稱：基于ic－封裝－pcb協(xié)同設(shè)計(jì)的pi解決方法
技術(shù)領(lǐng)域：
本發(fā)明涉及超大規(guī)模集成電路(VLSI)技術(shù)領(lǐng)域，特別是解決后端設(shè)計(jì)中電源完整性問(wèn)題的IC-封裝-PCB協(xié)同設(shè)計(jì)的PI解決方法。
背景技術(shù)：
隨著集成電路(IC)的工作速度和集成度越來(lái)越高，芯片功能越來(lái)越多，芯片功耗越來(lái)越大，單元的翻轉(zhuǎn)頻率越來(lái)越高，同時(shí)也帶來(lái)了芯片輸入輸出管腳的增多。這些將可能引起電源和地線上的噪聲，造成集成電路芯片性能下降，甚至功能錯(cuò)誤不能工作，這就帶來(lái)了電源完整性的問(wèn)題，會(huì)影響到時(shí)序的收斂，設(shè)計(jì)的成功，功耗的大小和芯片工作的穩(wěn)定。工藝尺寸縮小的同時(shí)，電源電壓也在下降，在降低功耗的同時(shí)也給電源完整性帶來(lái)了很大的挑戰(zhàn)。在設(shè)計(jì)過(guò)程中能有效的避免電壓降(IR-drop)，同步開(kāi)關(guān)噪聲和電遷移(EM)等電源完整性(PI)問(wèn)題，是高速數(shù)字電路芯片成功實(shí)現(xiàn)的保證和必須條件。
過(guò)去芯片的物理設(shè)計(jì)并不在設(shè)計(jì)早期進(jìn)行封裝的考慮，只是在芯片生產(chǎn)出后，聯(lián)系封裝廠家，針對(duì)自身的壓焊布局索要相應(yīng)形式的管殼，進(jìn)行封裝。隨著集成電路技術(shù)的發(fā)展，電源完整性問(wèn)題的凸現(xiàn)，封裝的寄生效應(yīng)和印刷電路板(PCB)板級(jí)負(fù)載情況等問(wèn)題業(yè)已成為影響設(shè)計(jì)成功與否的重要因素。傳統(tǒng)的設(shè)計(jì)方式已經(jīng)不能滿足大引線數(shù)目，大芯片面積，高速器件的要求，出于封裝成本和性能的考慮，應(yīng)當(dāng)在芯片設(shè)計(jì)中就進(jìn)行PCB板級(jí)應(yīng)用環(huán)境分析，封裝的可行性和成本分析。為保證日后芯片產(chǎn)品的成功應(yīng)用，在物理設(shè)計(jì)的初期就應(yīng)通過(guò)電源完整性分析，在物理位置和電性能上優(yōu)化芯片設(shè)計(jì)，從而減小IC設(shè)計(jì)-封裝設(shè)計(jì)-PCB設(shè)計(jì)整個(gè)產(chǎn)品開(kāi)發(fā)應(yīng)用過(guò)程中的迭代和費(fèi)用。
在IC-封裝-PCB協(xié)同設(shè)計(jì)中，針對(duì)芯片所要實(shí)現(xiàn)的功能和I/O數(shù)目，首先預(yù)估芯片面積，根據(jù)備選封裝形式，封裝的各項(xiàng)寄生參數(shù)和PCB板級(jí)應(yīng)用情況，若選用倒扣焊封裝以外的其他封裝形式，還需要推算壓焊絲長(zhǎng)度，考慮由其引入的寄生效應(yīng)后，對(duì)電源完整性進(jìn)行分析，估計(jì)出能滿足要求的電源/地?cái)?shù)目和理想位置?？紤]可選擇的封裝形式和成本，選擇出封裝形式，提供給物理設(shè)計(jì)做參考，進(jìn)行布局布線，進(jìn)行時(shí)序分析。最后，在芯片布線完成后，對(duì)于關(guān)鍵信號(hào)的路徑進(jìn)行寄生參數(shù)提取，協(xié)同封裝廠商提供的封裝參數(shù)進(jìn)行信號(hào)完整性(SI)分析，完成驗(yàn)證。
IC-封裝-PCB的協(xié)同設(shè)計(jì)可以有效地解決多引腳數(shù)目，高性能器件的IC設(shè)計(jì)和封裝問(wèn)題。從協(xié)同設(shè)計(jì)的過(guò)程可以看出，如圖1，其核心部分是電源完整性的解決方法。
影響電源完整性的主要因素有兩方面一方面是由于電源分布系統(tǒng)(PDS，Power Distribution System)電源回路的電阻和通過(guò)電阻的電流引起的壓降，另一方面是指PDS電源回路的電感和電流變化引起同步開(kāi)關(guān)噪聲，導(dǎo)致了地彈(ground bounce)和電壓下陷(voltage sag)。
輸出單元是同步開(kāi)關(guān)噪聲主要的噪聲源，因?yàn)榱鬟^(guò)其接地線和封裝寄生電感的大開(kāi)關(guān)電流變化非常迅速，封裝寄生電感也比較大，所以產(chǎn)生的噪聲比較嚴(yán)重。當(dāng)集成電路的規(guī)模越來(lái)越大，對(duì)設(shè)計(jì)者來(lái)說(shuō)很難對(duì)整個(gè)設(shè)計(jì)進(jìn)行同步開(kāi)關(guān)噪聲的建模和仿真。因此在設(shè)計(jì)的初期對(duì)輸出單元進(jìn)行合理精確的建模和仿真，根據(jù)結(jié)果來(lái)降低其同步開(kāi)關(guān)噪聲是十分重要的。

發(fā)明內(nèi)容
本發(fā)明的目的在于通過(guò)建立適合于VLSI的PI分析的同步開(kāi)關(guān)輸出噪聲仿真模型和提取電路模型所對(duì)應(yīng)的寄生參數(shù)的方法，得出一種基于IC-封裝-PCB協(xié)同設(shè)計(jì)的PI解決方法，可以快速?zèng)Q定合適的電源地輸入單元的個(gè)數(shù)，選取同步輸出單元的個(gè)數(shù)，封裝的類型，這種方法快速簡(jiǎn)便而且結(jié)果精確，適用于解決超大規(guī)模集成電路中的電源完整性問(wèn)題。
本發(fā)明一方面提供了分析同步開(kāi)關(guān)輸出噪聲的電路模型及其簡(jiǎn)化模型，通過(guò)在不同條件下的仿真，總結(jié)出影響其大小的不同因素，適用于指導(dǎo)芯片設(shè)計(jì)的進(jìn)行。
本發(fā)明的另一個(gè)方面在于快速確定合適的電源地個(gè)數(shù)。這是因?yàn)樵诨具x定封裝類型后，大部分參數(shù)往往是確定下來(lái)，或者說(shuō)變化的空間不會(huì)太大，使得改善噪聲的各種方法會(huì)受到限制。物理設(shè)計(jì)者解決同步開(kāi)關(guān)輸出噪聲行之有效的方法，是添加足夠的電源地輸入輸出(IO)對(duì)同步開(kāi)關(guān)信號(hào)進(jìn)行隔離，以減小噪聲的大小?？梢灶A(yù)見(jiàn)，電源地的數(shù)目越多，同步開(kāi)關(guān)輸出噪聲就會(huì)越小，但實(shí)際中，出于成本和可實(shí)現(xiàn)性的考慮這是不現(xiàn)實(shí)的。
信號(hào)IO單元的數(shù)目由設(shè)計(jì)的邏輯功能所決定，但是電源和地單元的數(shù)目由設(shè)計(jì)的物理實(shí)現(xiàn)所決定。隨著芯片功能性的增強(qiáng)，需要處理越來(lái)越多的信息，信號(hào)的輸入輸出數(shù)目會(huì)變得很大，導(dǎo)致芯片的面積受制于IO數(shù)目的限制，電源和地單元數(shù)目太多會(huì)使面積變大，面積太大又會(huì)帶來(lái)時(shí)序收斂的問(wèn)題，其類型和數(shù)目的選擇應(yīng)該滿足面積，功耗，同步翻轉(zhuǎn)噪聲、電流密度、EM等電源完整性方面的要求，權(quán)衡處理后得到最優(yōu)的數(shù)目。另外封裝管殼一定的管腳數(shù)目也是限制電源地?cái)?shù)目增多的因素。在實(shí)際設(shè)計(jì)中就要在滿足電源完整性要求的基礎(chǔ)上，盡可能地優(yōu)化電源地的數(shù)目。希冀通過(guò)PI分析得到較為準(zhǔn)確的量化值。其技術(shù)方案如下一種適用于VLSI后端物理設(shè)計(jì)的基于IC-封裝-PCB協(xié)同設(shè)計(jì)的PI完整解決方法，該方法通過(guò)1)建立適合于VLSI的PI分析的電路模型；2)分析并提取電路模型所對(duì)應(yīng)的寄生參數(shù)；3)確定PI設(shè)計(jì)中的設(shè)計(jì)指標(biāo)；4)利用EDA工具和自有算法模型進(jìn)行精確仿真計(jì)算；5)考慮電源完整性的前提下，根據(jù)PI設(shè)計(jì)指標(biāo)和仿真結(jié)果，快速確定合適的電源地IO數(shù)目。
所述的適用于VLSI后端物理設(shè)計(jì)的基于IC-封裝-PCB協(xié)同設(shè)計(jì)的PI完整解決方法，應(yīng)用在PI分析中的電路模型，是協(xié)同考慮IC、封裝和PCB三者的驅(qū)動(dòng)電路、寄生參數(shù)效應(yīng)、輸出負(fù)載后所提取出的實(shí)用集總電路參數(shù)模型，電路模型完整的對(duì)PI分析的影響因素進(jìn)行全面考慮，以該電路模型為PI分析的對(duì)象指導(dǎo)物理設(shè)計(jì)中PI的進(jìn)行。
所述的適用于VLSI后端物理設(shè)計(jì)的基于IC-封裝-PCB協(xié)同設(shè)計(jì)的PI完整解決方法，應(yīng)用在PI分析中的仿真計(jì)算方法，是考慮實(shí)際VLSI標(biāo)準(zhǔn)電路單元對(duì)電源噪聲容限的要求，根據(jù)IC、封裝和PCB的信息，通過(guò)建立綜合考慮同步開(kāi)關(guān)噪聲、IR-drop、電流密度三者對(duì)PI的影響而確定的數(shù)學(xué)關(guān)系，利用HSPICE仿真分析和手動(dòng)計(jì)算相結(jié)合的手段，快速確定VLSI的電源地IO數(shù)目從而確保芯片的PI。
綜合上述的本發(fā)明的兩個(gè)方面，所提供的PI解決方法包括以下步驟步驟1，建立分析同步開(kāi)關(guān)輸出噪聲的電路模型及其簡(jiǎn)化模型；步驟2，協(xié)同考慮并確定IC、封裝和PCB三者的驅(qū)動(dòng)電路、寄生參數(shù)效應(yīng)和輸出負(fù)載；步驟3，根據(jù)設(shè)計(jì)經(jīng)驗(yàn)和仿真結(jié)果，確定PI的設(shè)計(jì)指標(biāo)；步驟4，根據(jù)IO特性，進(jìn)行IO的選擇；對(duì)IO工作時(shí)的自身所需提供的電源地工作電流進(jìn)行分析；對(duì)邏輯核(CORE)的工作電流進(jìn)行分析；根據(jù)功能仿真，確定芯片的輸出翻轉(zhuǎn)率；步驟5，確定電源地IO的數(shù)目和擺放位置。
下面通過(guò)舉例來(lái)詳細(xì)說(shuō)明基于IC-封裝-PCB協(xié)同設(shè)計(jì)的PI解決方法。


圖1是IC-封裝-PCB協(xié)同設(shè)計(jì)流程圖。
圖2是分析同步開(kāi)關(guān)輸出噪聲的電路模型圖。
圖3是電路簡(jiǎn)化模型圖。
圖4是寄生電感值的影響示意圖。
圖5是輸出開(kāi)關(guān)單元個(gè)數(shù)的影響示意圖。
圖6是去耦電容的影響示意圖。
圖7是靜止單元數(shù)目的影響示意圖。
圖8是驅(qū)動(dòng)能力為4、8、12、16輸出單元的仿真波形圖。
圖9是輸入單元3.3v和1.8v電源地電流的波形圖。
圖10是輸出單元3.3v和1.8v電源地電流的波形圖。
具體實(shí)施例方式
圖1是IC-封裝-PCB協(xié)同設(shè)計(jì)方法，以0.18微米工藝為例，具體地討論解決電源完整性問(wèn)題的方法。
步驟1，建立分析同步開(kāi)關(guān)輸出噪聲的電路模型及其簡(jiǎn)化模型；
建立適合于VLSI的PI分析的同步開(kāi)關(guān)輸出噪聲的電路模型，在設(shè)計(jì)初期的建模仿真是決定設(shè)計(jì)能否成功的一個(gè)重要因素。
輸入輸出(IO)單元主要是由一組尺寸不同緩沖器的級(jí)連構(gòu)成。輸出單元要驅(qū)動(dòng)大負(fù)載，最后一級(jí)需要通過(guò)很大的電流，所以尺寸相對(duì)前面各級(jí)來(lái)說(shuō)要大很多，供電電壓也相應(yīng)的要高。因此實(shí)際的輸出單元由兩個(gè)不同的電壓供電以及有相應(yīng)的兩個(gè)地。建立模型如圖2，PO代表一個(gè)輸出單元，3.3V電壓給PO的最后一級(jí)供電，1.8V電壓給PO的前幾級(jí)和芯片內(nèi)部供電，相對(duì)應(yīng)的也有兩個(gè)不同的地連接。1.8V電壓來(lái)自給芯片的邏輯核供電的電源環(huán)，由它供電的晶體管尺寸一般都比較小，通過(guò)的電流也比較小。因此由大電流引起的同步開(kāi)關(guān)噪聲主要由3.3V供電支路及其對(duì)應(yīng)的地支路的寄生參數(shù)，資料輸出支路的寄生參數(shù)引起的。
如圖2所示，芯片上的電源線和地線模型用簡(jiǎn)單的RLC網(wǎng)絡(luò)(RV，LV，CV)和(RG，CG，LG)構(gòu)成。焊接引線(bond wires)，封裝引線和管腳(package traces and pins)分別用兩個(gè)RLC網(wǎng)絡(luò)(Rp，Lp，Cp)和(Rb，Lb，Cb)構(gòu)成。這兩個(gè)RLC網(wǎng)絡(luò)的各個(gè)參數(shù)值由封裝的類型來(lái)決定。PCB VCC和PCB Gnd是PCB上的3.3V的電源和相應(yīng)的地。而節(jié)點(diǎn)Chip VDD33和Chip Gnd是輸入芯片上的3.3V的電源和相應(yīng)的地。VDD和VSS是給PO單元供電1.8V的電源和對(duì)應(yīng)的地。其中Cb，Cp的值較小，串聯(lián)以后的值更小，而且得到的電抗在目前一般設(shè)計(jì)的時(shí)鐘頻率下是L，R串聯(lián)等效電抗的10倍以上，所以這兩個(gè)電容可以忽略。芯片上的電源線和地線的寄生參數(shù)值(RV，LV，CV)和(RG，CG，LG)也很小，同樣可以忽略。另外，電阻rV和rg的值相對(duì)來(lái)說(shuō)也很小，也可以被忽略。所以可以簡(jiǎn)化電路如圖3，其中BUF是一個(gè)緩沖器，PO8是一個(gè)輸出IO單元，Rd，Ld是芯片封裝電源接口的參數(shù)，Rg，Lg是芯片封裝地接口的參數(shù)，Rw，Lw是芯片封裝信號(hào)接口的參數(shù)，CL是負(fù)載電容。由于芯片封裝的焊接引線和芯片管腳等的寄生參數(shù)的影響，PO8的3.3V電源埠VDD33和對(duì)應(yīng)的地端口VSSD的實(shí)際電壓值將不是恒定的理想值。對(duì)于不同的封裝電阻和電感Ld、Lw、Lg、Rd、Rw、Rg的取值將會(huì)不同。
根據(jù)模型，通過(guò)仿真可以得到影響同步開(kāi)關(guān)輸出噪聲的因素。結(jié)論是，電感值越大，噪聲也就越大，如圖4；輸出開(kāi)關(guān)單元個(gè)數(shù)增加時(shí)，噪聲也同時(shí)變大，如圖5；當(dāng)去耦電容變大時(shí)，噪聲也隨著減弱，如圖6；靜止的輸出單元的數(shù)目增加也能降低噪聲，開(kāi)關(guān)的單元越多，靜止的單元越少，噪聲也就越大，如圖7。
降低芯片封裝中的電源和地管腳的電感，比如增加電源地的管腳數(shù)目，減短引線長(zhǎng)度，采用更好的封裝形式等。增加電源和地的互相耦合電感也可以減小回路總的電感；讓電源和地的管腳成對(duì)分布，并盡量靠近。給芯片上開(kāi)關(guān)頻率大的模塊增加去耦電容，考慮在芯片封裝內(nèi)部使用去耦電容，這樣高頻電流的回路電感會(huì)非常小，能在很大程度上減小芯片內(nèi)部的同步開(kāi)關(guān)噪聲。
下面的步驟就是確定電源地IO數(shù)目的方法。深亞微米工藝下，電源地IO分為給芯片的邏輯核(CORE)和外圍的IO單元供電兩種類型。在確定電源和地單元數(shù)目時(shí)，需要分別計(jì)算。本例的信號(hào)輸入端口為138個(gè)，輸出埠為104個(gè)。
步驟2，協(xié)同考慮并確定IC、封裝和PCB三者的驅(qū)動(dòng)電路、寄生參數(shù)效應(yīng)和輸出負(fù)載；根據(jù)PCB應(yīng)用環(huán)境確定輸出負(fù)載，根據(jù)封裝形式確定封裝寄生參數(shù)。絕大部分負(fù)載都是CMOS器件，即為容性負(fù)載。負(fù)載的大小要根據(jù)不同的板極應(yīng)用情況來(lái)確定，通常情況下，可以通過(guò)假設(shè)一定的經(jīng)驗(yàn)數(shù)值，用于進(jìn)行PI的分析。通過(guò)對(duì)實(shí)際應(yīng)用的分析，一般器件的輸入負(fù)載為10pf以下，PCB布線電容可以根據(jù)單位面積電容和電源地平面面積來(lái)估算。根據(jù)封裝形式確定封裝寄生參數(shù)；本例輸入負(fù)載為10pf，電源地平面面積300mm2，布線電容為0.126pF*300＜40pF，所以得到負(fù)載最大值為50pf。在應(yīng)用中的典型值可以設(shè)為35pf。
封裝的寄生參數(shù)應(yīng)當(dāng)直接向封裝廠家索取。對(duì)芯片封裝(package)的各個(gè)部分，包括對(duì)插座(socket)和PCB板級(jí)連線進(jìn)行預(yù)估，得到整個(gè)芯片外部的寄生參數(shù)。本例為R＝4Ω，L＝10nH，電容在1pf以內(nèi)。
步驟3，確定PI設(shè)計(jì)中的設(shè)計(jì)指標(biāo)。
根據(jù)過(guò)往的設(shè)計(jì)經(jīng)驗(yàn)，對(duì)于電源電壓的波動(dòng)能夠容忍的范圍進(jìn)行設(shè)定，這種方法要有足夠的余量，以保證電路的正常工作?；蛘哌x用更為精確的方式，提取電源網(wǎng)絡(luò)的簡(jiǎn)化電路，進(jìn)行仿真，確定可允許的電壓波動(dòng)閾值。對(duì)于PI，該閾值是最為重要的一個(gè)指標(biāo)。
在本例中，我們選用5％的經(jīng)驗(yàn)閾值。
步驟4，根據(jù)IO特性，確定IO的選擇，并對(duì)IO工作時(shí)的自身所需提供的電源地工作電流進(jìn)行分析，得到IO的性能指標(biāo)；利用EDA工具和自有算法模型進(jìn)行精確仿真計(jì)算；對(duì)邏輯核(CORE)的工作電流進(jìn)行分析；根據(jù)功能仿真，確定芯片的輸出翻轉(zhuǎn)率；根據(jù)驅(qū)動(dòng)電容負(fù)載的能力，根據(jù)IO特性，進(jìn)行IO的選擇。一般來(lái)說(shuō)，庫(kù)提供商會(huì)提供很多種具有不同驅(qū)動(dòng)能力的輸出單元以及種類較為單一的輸入單元，所以選擇IO的問(wèn)題主要就是選擇輸出單元的類型。根據(jù)步驟2的負(fù)載和寄生參數(shù)，結(jié)合不同的輸出單元，進(jìn)行仿真，根據(jù)結(jié)果確定合適的輸出單元。在進(jìn)行時(shí)序驅(qū)動(dòng)的設(shè)計(jì)中，需要盡可能小的過(guò)渡時(shí)間(transition time)，但這樣會(huì)使ground bounce變得嚴(yán)重，所以這里需要有一個(gè)選擇的折衷，一般來(lái)說(shuō)，選擇中等transition time的輸出單元為佳。本例的仿真波形如圖8，該波形是針對(duì)驅(qū)動(dòng)能力分別為4、8、12、16的輸出單元，在驅(qū)動(dòng)50pf負(fù)載時(shí)的仿真結(jié)果。根據(jù)前述的標(biāo)準(zhǔn)，應(yīng)選擇驅(qū)動(dòng)能力為8的輸出單元，在35pf負(fù)載下，其transition time為3.2ns。
對(duì)IO工作時(shí)的自身所需提供的電源地工作電流進(jìn)行分析。其目的是保證對(duì)所有IO供電的正常。根據(jù)工作頻率，一定負(fù)載的條件下，對(duì)IO進(jìn)行仿真，得到IO的3.3v和1.8v電源地電流的波形圖，進(jìn)而指導(dǎo)3.3V電源地?cái)?shù)目的選擇。圖9是輸入單元在50MHz頻率下，3.3v和1.8V電源地電流的波形圖。圖10是驅(qū)動(dòng)能力為8的輸出單元，在50MHz頻率，負(fù)載為35pf的3.3v和1.8v電源地電流波形圖。分析后得出結(jié)論，1.8V電源/地對(duì)IO的電流貢獻(xiàn)較小，對(duì)比3.3V電源/地的電流可以忽略。得到輸入單元的最大電流為4mA，輸出單元的最大電流為30mA。
在IC-封裝-PCB協(xié)同設(shè)計(jì)中，IC設(shè)計(jì)的初期，也就是在RTL代碼完成后，就可以通過(guò)功能仿真，協(xié)同EDA工具，完成功耗的預(yù)估，得到CORE工作電流的大致數(shù)值，隨著物理設(shè)計(jì)的進(jìn)行，能夠得出更為準(zhǔn)確的功耗數(shù)值。依據(jù)CORE的工作電流，就可以推算出芯片對(duì)1.8V電源地的需求數(shù)目。這里，我們估算的電流值為2600mA。
根據(jù)功能仿真，確定正常工作狀況下，芯片IO的翻轉(zhuǎn)率。在進(jìn)行功能仿真后，可以根據(jù)IO的工作情況，得到翻轉(zhuǎn)率的統(tǒng)計(jì)平均值。這里我們得到了40％的最大翻轉(zhuǎn)率數(shù)值。
步驟5，確定電源地IO的數(shù)目和擺放位置；根據(jù)輸入單元的數(shù)目，可以參照單元庫(kù)提供的IO單元功耗值或者參照步驟4中輸入單元的最大電流值得到保證輸入單元正常工作所需的電源地?cái)?shù)目。根據(jù)輸出單元的數(shù)目，綜合ground bounce、IR-drop和電流密度來(lái)考慮保證輸出單元正常工作所需的電源地?cái)?shù)目。步驟5中有“參照步驟4的最大電流值”，指的是所得到的輸入單元的最大電流，本例中即為4mA。
根據(jù)輸出單元的數(shù)目，綜合ground bounce、IR-drop和電流密度來(lái)考慮保證輸出單元正常工作所需的電源地?cái)?shù)目。以上輸入或輸出供電電源地的數(shù)目均應(yīng)取各種計(jì)算方式所得結(jié)果中的最大者。
本例參照單元庫(kù)提供的IO單元功耗值計(jì)算為輸出供電電源地?cái)?shù)目的方法單個(gè)3.3V電源能夠提供的最大電流為39mA，地為81mA。輸入單元數(shù)目為138個(gè)，庫(kù)文件提供的輸入單元功耗為50.54mW/MHz，輸入數(shù)據(jù)的頻率為80MHz，計(jì)算出針對(duì)輸入單元的3.3V電源的數(shù)目為Numberl＝Pinputall/(3.3V*Isingle)＝80*50.54*138/(3.3*39)＝4.335。參照步驟4最大電流值的計(jì)算方法輸入單元所需的平均電流為4mA，最大翻轉(zhuǎn)率為40％，計(jì)算所需電源的數(shù)目為Number2＝Iinputall*toggle/Isingle＝4*138*40％/39＝5.661。所以選擇6個(gè)電源為輸入單元供電。根據(jù)上述選擇電源數(shù)目的方法同樣可以得出地的數(shù)目應(yīng)是3個(gè)。
本例從ground bounce角度確定為輸出單元供電的電源地?cái)?shù)目如下一般庫(kù)提供商會(huì)根據(jù)不同寄生電感大小，提供各種類型輸出單元所需要的電源地?cái)?shù)目的參照值，累加所有輸出單元推算得到所需要電源地的總數(shù)。根據(jù)此法得到所需電源數(shù)目為12個(gè)，地為13個(gè)。
從IRDROP角度考慮輸出單元供電電源地?cái)?shù)目如下選定噪聲容限后，根據(jù)步驟2電阻、電感，步驟4上升時(shí)間和翻轉(zhuǎn)率，得到單個(gè)電源能夠供給的最大輸出單元數(shù)目，輸出總數(shù)目和單個(gè)電源所能負(fù)荷最大數(shù)目的比值，即為考慮IRDROP后的數(shù)目。本例計(jì)算如下
T10-90＝3.2ns，L＝10nH，R＝4Ω，C＝35pFI(t)=C×ΔVT10-90]]>I(t)×R×No3.3＝0.15×UNo3.3＝4.28575No＝(104*40％)÷No3.3＝41.6/4.28575＝9.7電源地?cái)?shù)目均為10。
從電流密度角度考慮如下。輸出單元平均電流、數(shù)目和翻轉(zhuǎn)率的乘積，除以單個(gè)電源所能承受最大電流，即可所需的電源數(shù)目。本例得出電源地?cái)?shù)目分別為15。
綜合考慮ground bounce、IRDROP和電流密度，加上輸入所需數(shù)目，最后選擇電源地?cái)?shù)目分別為21和18。
在物理設(shè)計(jì)中進(jìn)行功耗分析，根據(jù)功耗分布，在功耗較大的部分分配電源地的數(shù)目多些。IO排列完畢后，進(jìn)行后續(xù)布局布線，完成考慮PI后的IC-封裝-PCB協(xié)同設(shè)計(jì)。
具體實(shí)施例本發(fā)明已在微電子研究所KW0501 450萬(wàn)門DSP的IC-封裝-PCB協(xié)同設(shè)計(jì)過(guò)程中得到了應(yīng)用，它采用的是中芯國(guó)際0.18umCMOS工藝。芯片測(cè)試的結(jié)果表明了該P(yáng)I解決方法的有效性和實(shí)用性。
權(quán)利要求
1.一種適用于VLSI后端物理設(shè)計(jì)的基于IC-封裝-PCB協(xié)同設(shè)計(jì)的PI完整解決方法，該方法通過(guò)1)建立適合于VLSI的PI分析的電路模型；2)分析并提取電路模型所對(duì)應(yīng)的寄生參數(shù)；3)確定PI設(shè)計(jì)中的設(shè)計(jì)指標(biāo)；4)利用EDA工具和自有算法模型進(jìn)行精確仿真計(jì)算；5)考慮電源完整性的前提下，根據(jù)PI設(shè)計(jì)指標(biāo)和仿真結(jié)果，快速確定合適的電源地IO數(shù)目。
2.根據(jù)權(quán)利要求1所述的適用于VLSI后端物理設(shè)計(jì)的基于IC-封裝-PCB協(xié)同設(shè)計(jì)的PI完整解決方法，其特征在于應(yīng)用在PI分析中的電路模型，是協(xié)同考慮IC、封裝和PCB三者的驅(qū)動(dòng)電路、寄生參數(shù)效應(yīng)、輸出負(fù)載后所提取出的實(shí)用集總電路參數(shù)模型，電路模型完整的對(duì)PI分析的影響因素進(jìn)行全面考慮，以該電路模型為PI分析的對(duì)象指導(dǎo)物理設(shè)計(jì)中PI的進(jìn)行。
3.根據(jù)權(quán)利要求1所述的適用于VLSI后端物理設(shè)計(jì)的基于IC-封裝-PCB協(xié)同設(shè)計(jì)的PI完整解決方法，其特征在于應(yīng)用在PI分析中的仿真計(jì)算方法，是考慮實(shí)際VLSI標(biāo)準(zhǔn)電路單元對(duì)電源噪聲容限的要求，根據(jù)IC、封裝和PCB的信息，通過(guò)建立綜合考慮同步開(kāi)關(guān)噪聲、IR-drop、電流密度三者對(duì)PI的影響而確定的數(shù)學(xué)關(guān)系，利用HSPICE仿真分析和手動(dòng)計(jì)算相結(jié)合的手段，快速確定VLSI的電源地IO數(shù)目從而確保芯片的PI。
4.根據(jù)權(quán)利要求1所述的適用于VLSI后端物理設(shè)計(jì)的基于IC-封裝-PCB協(xié)同設(shè)計(jì)的PI完整解決方法，其步驟如下步驟1，建立分析同步開(kāi)關(guān)輸出噪聲的電路模型及其簡(jiǎn)化模型；步驟2，協(xié)同考慮并確定IC、封裝和PCB三者的驅(qū)動(dòng)電路、寄生參數(shù)效應(yīng)和輸出負(fù)載；步驟3，根據(jù)設(shè)計(jì)經(jīng)驗(yàn)和仿真結(jié)果，確定PI的設(shè)計(jì)指標(biāo)；步驟4，根據(jù)IO特性，進(jìn)行IO的選擇；對(duì)IO工作時(shí)的自身所需提供的電源地工作電流進(jìn)行分析；對(duì)邏輯核的工作電流進(jìn)行分析；根據(jù)功能仿真，確定芯片的輸出翻轉(zhuǎn)率；步驟5，確定電源地IO的數(shù)目和擺放位置。
5.根據(jù)權(quán)利要求4所述的適用于VLSI后端物理設(shè)計(jì)的基于IC-封裝-PCB協(xié)同設(shè)計(jì)的PI完整解決方法，其具體步驟包括如下步驟1，建立分析同步開(kāi)關(guān)輸出噪聲的電路模型及其簡(jiǎn)化模型；建立適合于VLSI的PI分析的同步開(kāi)關(guān)輸出噪聲的電路模型，輸入輸出IO單元主要是由一組尺寸不同緩沖器的級(jí)連構(gòu)成，輸出單元要驅(qū)動(dòng)大負(fù)載，最后一級(jí)需要通過(guò)很大的電流，所以尺寸相對(duì)前面各級(jí)來(lái)說(shuō)要大很多，供電電壓也相應(yīng)的要高；步驟2，協(xié)同考慮并確定IC、封裝和PCB三者的驅(qū)動(dòng)電路、寄生參數(shù)效應(yīng)和輸出負(fù)載；根據(jù)PCB應(yīng)用環(huán)境確定輸出負(fù)載，通常情況下，可以通過(guò)假設(shè)一定的經(jīng)驗(yàn)數(shù)值，用于進(jìn)行PI的分析，PCB布線電容可以根據(jù)單位面積電容和電源地平面面積來(lái)估算，根據(jù)封裝形式確定封裝寄生參數(shù)；步驟3，根據(jù)設(shè)計(jì)經(jīng)驗(yàn)和仿真結(jié)果，確定PI的設(shè)計(jì)指標(biāo)；根據(jù)過(guò)往的設(shè)計(jì)經(jīng)驗(yàn)，對(duì)于電源電壓的波動(dòng)能夠容忍的范圍進(jìn)行設(shè)定，這種方法要有足夠的余量，或者選用更為精確的方式，提取電源網(wǎng)絡(luò)的簡(jiǎn)化電路，進(jìn)行仿真，確定可允許的電壓波動(dòng)閾值；步驟4，根據(jù)IO特性，進(jìn)行IO的選擇；對(duì)IO工作時(shí)的自身所需提供的電源地工作電流進(jìn)行分析；利用EDA工具和自有算法模型進(jìn)行精確仿真計(jì)算對(duì)邏輯核的工作電流進(jìn)行分析；根據(jù)功能仿真，確定芯片的輸出翻轉(zhuǎn)率，根據(jù)步驟2的負(fù)載和寄生參數(shù)，結(jié)合不同的輸出單元，進(jìn)行仿真，根據(jù)結(jié)果確定合適的輸出單元；步驟5，確定電源地IO的數(shù)目和擺放位置；根據(jù)輸入單元的數(shù)目，可以參照單元庫(kù)提供的IO單元功耗值或者參照步驟4的最大電流值得到保證輸入單元正常工作所需的電源地?cái)?shù)目；根據(jù)輸出單元的數(shù)目，綜合ground bounce、IR-drop和電流密度來(lái)考慮保證輸出單元正常工作所需的電源地?cái)?shù)目。
全文摘要
本發(fā)明涉及超大規(guī)模集成電路技術(shù)領(lǐng)域，特別是解決后端設(shè)計(jì)中電源完整性問(wèn)題的IC－封裝－PCB協(xié)同設(shè)計(jì)的PI解決方法。方法包括1)建立適合于VLSI的PI分析的電路模型；2)分析并提取電路模型所對(duì)應(yīng)的寄生參數(shù)；3)確定PI設(shè)計(jì)中的設(shè)計(jì)指標(biāo)；4)利用EDA工具和自有算法模型進(jìn)行精確仿真計(jì)算；5)考慮電源完整性的前提下，根據(jù)PI設(shè)計(jì)指標(biāo)和仿真結(jié)果，快速確定合適的電源地IO數(shù)目。
文檔編號(hào)G06F17/50GK101071449SQ20061007821
公開(kāi)日2007年11月14日 申請(qǐng)日期2006年5月12日 優(yōu)先權(quán)日2006年5月12日
發(fā)明者劉海南, 周玉梅, 吳斌, 蔣見(jiàn)花, 霍津哲 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所