專利名稱：混合信號集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種混合信號集成電路，即包括模擬電路和數(shù)字電路的集成電路。更具體地，本發(fā)明涉及減小這種器件中的噪聲。
背景技術(shù)：
混合信號集成電路器件正得到越來越廣泛的應(yīng)用。這是由于這種器件的制造成本與單獨的模擬器件和數(shù)字器件的制造成本相比相對要低，而且這種器件能夠把較高性能的模擬功能嵌入經(jīng)濟的數(shù)字制造過程中。這種器件在較廣范圍的電子應(yīng)用中得以使用，包括消費電子設(shè)備、計算設(shè)備、醫(yī)療設(shè)備和游戲系統(tǒng)。
已知的是，混合信號器件中的信號干擾主要來自數(shù)字電路所產(chǎn)生的噪聲。可以把噪聲定義為電子電路中除了期望的信號之外而可能出現(xiàn)的不希望的、隨機的和無關(guān)的信號。噪聲可能導致電路以無法預(yù)料的方式而操作。如果電路被設(shè)計為對特定幅度和頻率的信號做出響應(yīng)，那么如果信號的這兩個參數(shù)由于噪聲的出現(xiàn)而改變，那么電路可能以不同的方式對這個新的信號做出響應(yīng)。因此，該器件不會根據(jù)其預(yù)定規(guī)范而工作，這使得器件的操作變得不可靠。
當同一個集成電路器件中同時包括數(shù)字電路和模擬電路時，數(shù)字電路可能是相當數(shù)量噪聲的額外來源。數(shù)字電路中的噪聲來源是由于信號中不定時出現(xiàn)的變化而導致的切換數(shù)字信號和供電電流的切換。這個干擾可能會通過內(nèi)部功率干線而被耦合到模擬電路，或是在模擬電路和數(shù)字電路共用公共基板的情況下通過器件的半導體基板而耦合到模擬電路。這導致了模擬信號上被施加有串擾、電干擾和信號失真。
圖1示出了集成電路器件2的配置，其中數(shù)字電路4和模擬電路6共用公共的供電干線8。電感LBOND表示從半導體管芯到集成電路器件的各個引腳的連接線的電感，同時電容CCHIP表示從與內(nèi)部供電端子相連的塊中的這些端子看來的總管芯電容。數(shù)字電路的切換可能產(chǎn)生正供電干線8(相對于地干線10)上的電流隨時間發(fā)生急劇變化(較大的di/dt)。由于封裝電感LBOND，上述電流變化可能導致振蕩響應(yīng)。
在圖2所示的集成電路器件2中，數(shù)字電路4和模擬電路6被設(shè)置在公共半導體基板上的分離區(qū)域中。模擬電路具有單獨的供電干線8’和10’。然而，來自數(shù)字電路的干擾通過基板被耦合到模擬電路中，從而導致了上述問題。
用于解決這些問題的現(xiàn)有嘗試包括通過充足的內(nèi)部去耦而支持內(nèi)部功率干線在寬帶頻率上具有平坦的阻抗，或控制切換網(wǎng)絡(luò)的電流轉(zhuǎn)換速率以達到較低的di/dt。對器件的布局進行布置以最小化寄生耦合、適當?shù)姆胖靡约捌帽Ｗo環(huán)可以進一步減小干擾問題。
一種更為基本的方法是，僅使用對噪聲相對不敏感的電路配置。然而，這些方法可能會顯著地影響模擬電路的設(shè)計，使模擬電路的成本實際上更高并難于實現(xiàn)。
存在對另一種能夠減小這些干擾問題的方法的廣泛需求。

發(fā)明內(nèi)容
本發(fā)明提供了一種包括模擬電路和數(shù)字電路的集成電路，其中數(shù)字電路包括異步狀態(tài)機(下文稱作“ASM”)。
在一些現(xiàn)有的集成電路設(shè)計中，同步狀態(tài)機(下文稱作“SSM”)用于控制器件的操作。具體地，狀態(tài)機針對器件所要完成的一組操作定義了需要按順序發(fā)生的事件的邏輯序列。在SSM中，這個邏輯序列的事件以有規(guī)律的間隔(即全局同步時鐘的每個時鐘周期)而發(fā)生。在每個時鐘周期對SSM的輸入進行采樣，以檢查輸入的任意變化和適合的輸入條件，從而觸發(fā)SSM的操作。發(fā)明人發(fā)現(xiàn)，全局時鐘信號的存在是噪聲的實質(zhì)來源，它會干擾器件中的模擬電路。
ASM不需要時鐘信號。ASM的操作由適合的輸入條件而觸發(fā)，但與SSM相反的是，當ASM的輸入不存在變化時，ASM是空閑的。一旦ASM被觸發(fā)，它會經(jīng)過事件序列，然后產(chǎn)生“完成”信號以指示它準備好執(zhí)行下一步操作。
本發(fā)明尤其適用于混合信號集成電路，其中輸入向量(即狀態(tài)機的多個輸入)在低頻上操作。這是因為當由于數(shù)字電路的活動水平降低而輸入改變不太頻繁時，使用ASM所帶來的噪聲減小更重要，使得沒有時鐘信號更加顯著。
在優(yōu)選實施例中，集成電路包括輸入鎖存電路，用于檢測ASM的輸入中的變化。提供了自動檢測輸入變化的電路，而不是使用涉及周期性地對輸入進行檢測的輪詢或采樣電路，這允許進一步減小數(shù)字電路中出現(xiàn)的切換數(shù)量。輸入鎖存電路可以被設(shè)置為當檢測到ASM的輸入中發(fā)生變化時，觸發(fā)ASM從一個狀態(tài)轉(zhuǎn)變至另一個狀態(tài)。
優(yōu)選地，輸入鎖存電路被設(shè)置為接收表示ASM是否準備好轉(zhuǎn)變至另一狀態(tài)的輸入信號。在這種方式下，輸入鎖存電路可以延遲對ASM向另一狀態(tài)的轉(zhuǎn)變進行觸發(fā)，直到ASM響應(yīng)先前的觸發(fā)信號之后而變?yōu)椴换顒印?br> 標記產(chǎn)生電路可以包括多個可編程延遲單元(下文稱作“PDC”)。
在其它優(yōu)選實施方式中，ASM包括標記產(chǎn)生電路，而標記產(chǎn)生電路包括標記再生電路，用于恢復標記脈沖的寬度以抵消標記產(chǎn)生電路中其它地方所導致的標記脈沖寬度減小。由于狀態(tài)機內(nèi)脈沖的“再循環(huán)”能力有利于減小管理標記產(chǎn)生電路的PDC的數(shù)目，所以維持標記脈沖的寬度可能是重要的。將PDC重新用于多個狀態(tài)序列和輸出改變可能是有利的。
在集成電路器件中的公共半導體基板上設(shè)置有模擬電路和數(shù)字電路的情況下，本發(fā)明可以減小數(shù)字電路通過基板耦合到模擬電路的干擾數(shù)量。
在優(yōu)選實施例中，ASM形成了PLL時鐘緩沖器的一部分。


參考附圖并通過示例的方式來描述本發(fā)明的實施例，其中圖1和2示出了已知的混合信號集成電路器件的電路圖；
圖3示出了已知的PLL時鐘緩沖電路的框圖；圖4示出了根據(jù)本發(fā)明實施例的PLL時鐘緩沖電路的邏輯圖；圖5示出了圖4中的ASM的框圖；圖6示出了圖5所示輸入鎖存電路的框圖；圖7示出了圖5所示標記產(chǎn)生電路的框圖；圖8A至8D示出了表示圖5所示輸出管理狀態(tài)機的操作的流程圖；以及圖9示出了表示圖5所示PLL啟動狀態(tài)機的操作的流程圖。
具體實施例方式
圖3所示的PLL時鐘緩沖電路基于針對已注冊的DDR2 DIMM應(yīng)用(JESD82-11)的該電路的JEDEC標準規(guī)范，因此這里不會對其配置和操作進行詳細描述。圖4示出了根據(jù)本發(fā)明實施例的該電路的修改版本。
在圖3中的已知電路中，SSM需要沿著輸入線路22的外部時鐘信號。相反，在圖4所示的本發(fā)明實施例中，SSM 20被輸入鎖存器29和ASM 30所取代，而且不再需要時鐘信號，從而去除了伴隨著集成電路中的數(shù)字電路的顯著干擾源。
PLL時鐘緩沖電路把差分時鐘輸入對24分配給10個差分時鐘輸出端Y0至Y9及其反相端。這些時鐘輸出端受到4個輸入信號的控制，即正電源AVDD、“輸出使能”O(jiān)E、“輸出選擇”O(jiān)S和頻率輸入FIN_DET。FIN_DET由時鐘檢測器電路25從輸入對24得出。
PLL 26是噪聲敏感的模擬電路，同時，輸入鎖存器29和ASM 30中的數(shù)字電路控制著時鐘輸出端以及PLL的開啟和關(guān)閉。
在緩沖電路加電同時，上電電路34產(chǎn)生信號(“pup_n”)，用于啟動輸入鎖存器29和ASM 30中的所有內(nèi)部觸發(fā)器。
圖4所示布置中的數(shù)字電路進行操作以檢測任意輸入端的變化、轉(zhuǎn)變?yōu)橄乱粋€狀態(tài)并產(chǎn)生該狀態(tài)下的適合的輸出。ASM實現(xiàn)后面兩個功能而輸入鎖存器實現(xiàn)第一個功能。ASM以多個階段的方式執(zhí)行其功能。在第一階段中，ASM轉(zhuǎn)變至正確的狀態(tài)。在狀態(tài)轉(zhuǎn)變結(jié)束時，ASM產(chǎn)生用于指示這個轉(zhuǎn)變的標記(在下文的圖7中標記為“flg_sm”)。然后，狀態(tài)機使用當前狀態(tài)信息并產(chǎn)生正確的輸出。在這個階段結(jié)束時，ASM對輸出進行更新。
下一個階段是“等待”階段，其中ASM在返回狀態(tài)轉(zhuǎn)變的第一階段之前等待使輸出穩(wěn)定的時間段。在所涉及的針對輸入端具體變化的所有狀態(tài)轉(zhuǎn)變?nèi)客瓿芍埃瑺顟B(tài)機以這種方式繼續(xù)，然后產(chǎn)生完成標記(在下文的圖6和7中標記為“sm_done”)。
另外設(shè)置有差分反饋輸出對(FBOUT及其反相端)，它反饋到PLL26。這些輸出端在PLL開啟時產(chǎn)生了PLL時鐘，或在PLL關(guān)閉且輸入頻率存在時產(chǎn)生了輸入頻率。這一點是由PLL旁路多路復用器3 1根據(jù)沿著線路35來自ASM的控制信號而控制和確定。反饋多路復用器32對反饋輸出FBOUT上輸出的頻率進行選擇。類似地，它根據(jù)沿著線路37來自ASM的控制信號而選擇PLL頻率或輸入頻率。
根據(jù)JEDEC規(guī)范JESD82-11，一共有10個時鐘輸出端，即Y0-Y6、Y8和Y9(下文總稱為YX)以及Y7。
OE和OS輸入端按照如下方式控制輸出緩沖器OE＝L，OS＝LYX＝禁用，Y7＝啟用，F(xiàn)BOUT＝啟用；OE＝L，OS＝HYX＝禁用，Y7＝禁用，F(xiàn)BOUT＝啟用；OE＝H，OS＝XYX＝啟用，Y7＝啟用，F(xiàn)BOUT＝啟用；AV和FIN_DET輸入端按照如下方式控制電路的操作AV＝1，F(xiàn)IN_DET＝存在在這個模式下，PLL開啟。PLL處于非旁路模式。反饋處于非旁路模式。基于OE和OS的值在所有輸出端(YX、Y7、FBOUT)上發(fā)送PLL時鐘頻率；AV＝1，F(xiàn)IN_DET＝不存在在這個模式下，PLL關(guān)閉，且整個塊進入掉電模式。PLL旁路多路復用器處于旁路模式，即不會在輸出緩沖器上發(fā)出PLL時鐘頻率。反饋多路復用器也處于旁路模式。所有輸出端(YX、Y7、FBOUT)被禁用；AV＝0，F(xiàn)IN_DET＝存在或不存在在這個模式下，PLL開啟。PLL旁路多路復用器處于旁路模式，即不會在輸出緩沖器上發(fā)出PLL時鐘頻率，但如果存在輸入時鐘頻率，則在輸出緩沖器上發(fā)出輸入時鐘頻率。反饋多路復用器也處于旁路模式。輸出端(YX、Y7、FBOUT)受到OE和OS的控制。
圖5示出了圖4中的PLL時鐘緩沖電路所使用的數(shù)字控制電路的框圖。具體地，圖4中的ASM 30包括下列塊輸入鎖存器40；標記產(chǎn)生電路42；輸出管理狀態(tài)機44；PLL啟動狀態(tài)機46；組合塊48；以及輸出多路復用器52和選擇器50。
下文將對這些塊進行簡要描述，之后依次進行更為詳細的描述。
輸入鎖存器40對PLL時鐘緩沖電路輸入端的任意變化進行鎖存。這個變化可能導致ASM被觸發(fā)。否則，ASM是空閑的。
標記產(chǎn)生電路42是具有某些選通邏輯的可編程延遲單元的菊花鏈。這個塊產(chǎn)生了完成狀態(tài)機事件所需的有限個數(shù)標記脈沖。
輸出管理狀態(tài)機44與PLL啟動狀態(tài)機46一起控制輸出緩沖器以及PLL的開啟和關(guān)閉。只要任意輸入端發(fā)生變化，則會影響PLL和輸出緩沖器的狀態(tài)。當PLL從關(guān)閉狀態(tài)至開啟狀態(tài)時，需要保證輸出端在PLL就緒且輸出時鐘之前不被啟用。使用輸出管理狀態(tài)機和PLL起始狀態(tài)機來保證這一點。
組合塊48允許輸出端在特定條件下響應(yīng)輸入端而直接地變化(不涉及輸出管理狀態(tài)機44)?？赡艽嬖跁r序約束/規(guī)范要求，它針對輸入端OE發(fā)生變化后多久輸出端才發(fā)生變化。當狀態(tài)機在如下定義的(1、2)、3、4、5、6、(7、8)狀態(tài)中的一個狀態(tài)之間進行轉(zhuǎn)變時允許這個路徑。狀態(tài)機在任意時間從狀態(tài)(9、10)轉(zhuǎn)變?yōu)槠渌鼱顟B(tài)中的任意狀態(tài)時，輸出端的變化與PLL或輸入頻率同步，或者如果兩者都不存在，則與ASM使用的內(nèi)部標記同步。這一點確保在組合塊48加電時輸出端上不會出現(xiàn)假信號。
輸出多路復用器52和選擇器50從組合塊48和狀態(tài)機塊44中選擇輸出，這可以從圖10中看出。
輸入鎖存器圖6中更為詳細地示出了輸入鎖存器電路40。該電路對任意輸入信號的變化進行鎖存，然后觸發(fā)ASM。
存在4個輸入信號AV、OE、OS和FIN_DET。這4個信號中的每一個信號都經(jīng)過兩個串聯(lián)的觸發(fā)器(60、62；64、66；68、70；72、74)。第一觸發(fā)器(60、64、68、72)由所謂的“flg1”脈沖的前端觸發(fā)，并且對外部輸入信號進行鎖存。第二觸發(fā)器(62、66、70、74)由與“flg1”不同的、所謂的“flg2”脈沖的后端來同步，并且對第一觸發(fā)器的輸出進行鎖存?！癴lg1”和“flg2”間隔一定的延遲。第一脈沖“flg1”與脈沖“flg2”之間的時間差確保了在第二觸發(fā)器啟動前已經(jīng)把第一觸發(fā)器穩(wěn)定在限定的狀態(tài)中。需要這個雙觸發(fā)器部分，以防止將亞穩(wěn)態(tài)引入ASM。假定這個針對AV、OE、OS和FIN_DET的輸入鎖存器觸發(fā)器在加電時分別具有值1、0、0、0。
每一個輸入都經(jīng)過異或門(76、78、80、82)，所述異或門對系統(tǒng)輸入(AV、OE、OS和FIN_DET中的一項)與輸入鎖存器塊前端的第二觸發(fā)器的輸出進行比較。如果任意輸入與其上電/鎖存值不同，則異或門的輸出將是高(邏輯1)?；蜷T84、86、90把異或門76、78、80、82的輸出進行組合，以產(chǎn)生一個用于其它電路的信號。
在任意輸入與其假定的上電值或當前鎖存值不同的情況下，產(chǎn)生了上升沿觸發(fā)標記信號(z_and)，以觸發(fā)觸發(fā)器92。觸發(fā)器92的輸出觸發(fā)了脈沖發(fā)生器94。脈沖發(fā)生器94可以包括異或門，這個異或門的一個輸入端與脈沖發(fā)生器的輸入端相連，另一個輸入端通過延遲電路與脈沖發(fā)生器的輸入端相連。脈沖發(fā)生器由“trigger_flgs”上的轉(zhuǎn)變(高至低或低至高)而觸發(fā)，產(chǎn)生了有效高脈沖，這個脈沖經(jīng)過可編程延遲單元96，并觸發(fā)了標記產(chǎn)生電路。如果輸入引腳與上電/鎖存值相同，那么ASM保持空閑直到輸入發(fā)生變化。
提供了專門的電路88，用于對輸入鎖存器級在上電期間進行處理。它包括多路復用器88A、納秒延遲單元88B和與非門88C。當電路88加電時，所有內(nèi)部信號的狀態(tài)都是未定義的。僅在完成加電次序后才定義內(nèi)部信號的狀態(tài)。在加電期間，“z_and”上的時鐘可能被忽視，這是因為“trigger_flgs”觸發(fā)器92上的異步清除信號同時有效。這可以避免ASM在加電后被觸發(fā)，由此可能處于錯誤的狀態(tài)中?！皌rigger_flgs”觸發(fā)器具有異步置位輸入端。在完成上電序列后，如果外部輸入與其相應(yīng)的上電缺省值存在不同，則可以斷言異步置位輸入端。在這種方式下，ASM將會在加電后被第一次觸發(fā)。
還包括另一個專門的電路98，它避免ASM在有效時被觸發(fā)。在接收到“sm_done”信號之前，“z_and”將被禁用。電路98包括延遲單元98A、或門98B、異或門98C和觸發(fā)器98D。“sm_done”信號是在ASM完成其工作時從ASM接收到的完成信號。
標記產(chǎn)生電路這個電路把ASM劃分為多個階段。
●狀態(tài)更新●輸出更新●重新產(chǎn)生用于狀態(tài)更新和輸出更新的標記標記產(chǎn)生電路包括5個可編程延遲單元(PDC)110、112、114、116、118。
第一PDC 110用于對異步狀態(tài)機進入其下一個狀態(tài)的時間間隔做出標記。有效高脈沖“flg_sml”的末端指示狀態(tài)轉(zhuǎn)換完成。
第二PDC 112用于對輸出端被啟用/禁用的時間間隔做出標記。有效高脈沖“flg_op”的末端指示輸出端啟用/禁用完成。
第三PDC 114形成了標記再生電路120的一部分，并用于再次產(chǎn)生這些標記，其中這些標記在經(jīng)過這些PDC時將會失去其寬度。PDC 114輸出的脈沖“flg_gap”用于創(chuàng)建延遲，從而在狀態(tài)機移入下一個狀態(tài)之前使輸出端的變化變得穩(wěn)定。
第四PDC 118用于產(chǎn)生“sm_done”信號，該信號指示ASM針對輸入端的給定變化完成了所有的狀態(tài)轉(zhuǎn)變。
第五PDC 116用于特定狀態(tài)中，為了狀態(tài)改變而對PDC 110進行旁路。第五PDC 116用于這樣的狀態(tài)轉(zhuǎn)變中，即該狀態(tài)下采用與使用PDC110的狀態(tài)不同的完成時間常數(shù)。使用與門輸入端122和124分別實現(xiàn)對PDC 11O或116的選擇，其中該選擇取決于所涉及的狀態(tài)。
輸出管理狀態(tài)機圖8A至8D的流程圖示出了輸出管理狀態(tài)機的操作。圖8A示出了狀態(tài)機從起始狀態(tài)1、2開始的操作，而圖8B是圖8A的延續(xù)。圖8C示出了從起始狀態(tài)5開始的操作，而圖8D示出了從起始狀態(tài)9、10開始的操作。
這個狀態(tài)機跟蹤輸入信號、PLL的狀態(tài)以及輸出緩沖器的狀態(tài)，并確保PLL啟動時發(fā)生正確的事件序列，并確保輸出緩沖器被啟用/禁用時發(fā)生正確的事件序列。
狀態(tài)機被初始化為狀態(tài)(9、10)，即掉電狀態(tài)。還存在7個更多的可能狀態(tài)，這些狀態(tài)具有唯一的輸入條件和特定的輸出●(1、2)-AV＝L，OE＝H，OS＝不關(guān)心，F(xiàn)IN_DET＝不關(guān)心；YX＝啟用，Y7＝啟用，F(xiàn)X(上文的“FBOUT”)＝啟用；●3-AV＝L，OE＝L，OS＝H，F(xiàn)IN_DET＝不關(guān)心；YX＝禁用，Y7＝禁用，F(xiàn)X＝啟用；●4-AV＝L，OE＝L，OS＝L，F(xiàn)IN_DET＝不關(guān)心；YX＝禁用，Y7＝啟用，F(xiàn)X＝啟用；●5-AV＝H，OE＝H，OS＝不關(guān)心，F(xiàn)IN_DET＝存在；YX＝禁用，Y7＝禁用，F(xiàn)X＝啟用；●6-AV＝H，OE＝L，OS＝L，F(xiàn)IN_DET＝存在；●(7、8)-AV＝H，OE＝L，OS＝H，F(xiàn)IN_DET＝存在；YX＝啟用，Y7＝啟用，F(xiàn)X＝啟用；組A狀態(tài)(9、10)；組B狀態(tài)(1、2)、3和4具有AV＝L，因而PLL關(guān)閉；組C狀態(tài)5、6、(7、8)具有AV＝H且FIN_DET＝存在，因而PLL開啟。
組內(nèi)的狀態(tài)轉(zhuǎn)變或組B和C之間的狀態(tài)轉(zhuǎn)變可以伴隨輸入的改變而異步地發(fā)生。盡管可能存在關(guān)于ASM內(nèi)部事件的同步的輸出改變，在這個狀態(tài)圖中，由于“async”信號，這些同步輸出改變實質(zhì)上被旁路。假定輸入端在狀態(tài)機完成其狀態(tài)轉(zhuǎn)變期間將會發(fā)生變化。
從任意組到組A的狀態(tài)轉(zhuǎn)變意味著PLL掉電。
從組B至組C的狀態(tài)轉(zhuǎn)變意味著PLL需要啟動且PLL啟動狀態(tài)機被觸發(fā)。
PLL啟動狀態(tài)機圖9的流程圖示出了PLL啟動狀態(tài)機的操作。
這個狀態(tài)機由輸出管理狀態(tài)機在兩個條件下觸發(fā)。即出現(xiàn)從狀態(tài)(1、2)、3或4中的一個狀態(tài)至5、6或(7、8)的轉(zhuǎn)變時，或是出現(xiàn)從掉電狀態(tài)(9、10)至5、6或(7、8)的轉(zhuǎn)變。
這個狀態(tài)機首先檢查AV信號的存在。如果沒有斷言，那么這個狀態(tài)機不會被觸發(fā)。
然后，這個狀態(tài)機把反饋多路復用器置于非旁路模式。這允許把PLL頻率反饋到PLL電路。這個狀態(tài)機再次斷言PLL-OFF信號。
然后，這個狀態(tài)機產(chǎn)生START-PLL信號。這是用于啟動PLL的有效高脈沖。
存在三個等待狀態(tài)；狀態(tài)機等待PLL啟動，然后檢查AV和輸入頻率FIN DET。如果兩項都不存在，那么狀態(tài)機返回空閑模式，斷言PLL-OFF，并把反饋多路復用器從非旁路模式轉(zhuǎn)變?yōu)榕月纺Ｊ健?br> 接下來，狀態(tài)機檢查PLL頻率。如果PLL的輸出端不存在頻率，那么狀態(tài)機再次斷開(re-kick)PLL并繼續(xù)停留在等待狀態(tài)。
如果存在PLL頻率，那么狀態(tài)機再次檢查AV和FIN_DET。如果兩項都不存在，狀態(tài)機的操作與之前相同情況下的操作相同。
如果存在FIN_DET和AV，那么狀態(tài)機檢查PLL-LOCK條件。如果PLL沒有鎖定，則狀態(tài)機返回等待狀態(tài)且不會再次斷開PLL。如果存在PLL-LOCK，則意味著PLL正在提供正確的頻率。狀態(tài)機把PLL多路復用器的旁路模式轉(zhuǎn)變?yōu)榉桥月纺Ｊ?。這意味著PLL頻率到達輸出緩沖器。狀態(tài)機還產(chǎn)生“PLL SM DONE”信號，該信號指示這個狀態(tài)機的操作完成。之后，ASM變?yōu)榭臻e。
通過閱讀本公開的內(nèi)容，其它變體和修改對于本領(lǐng)域的技術(shù)人員來說是顯而易見的。這些變體和修改可以包括等效特征和本領(lǐng)域中已知的其它特征，這些特征可以替代這里已經(jīng)描述的特征，或與已經(jīng)描述的特征一同使用。
盡管本申請中將權(quán)利要求表述為具體的特征組合，可以理解的是本發(fā)明公開的范圍還包括這里以明確或隱含方式公開的任意的新穎特征或特征的任意新穎組合組合，或者它們的歸納，不論它是否涉及如任意權(quán)利要求所述的相同發(fā)明，也不論它是否如本發(fā)明那樣緩和了任意或所有相同的技術(shù)問題。
在分離的實施例環(huán)境中描述的特征也可以在單一實施例的組合中提供。相反，單一實施例的環(huán)境中簡要描述的各種特征也可以分開地或以任意適合的子組合的方式而提供。因此，申請人給出了告示在本申請的申請過程中或從本申請派生的任意其它申請的申請過程中，可以提出針對這些特征和/或這些特征的組合的新的權(quán)利要求。
權(quán)利要求
1.一種集成電路，包括模擬電路(26)和數(shù)字電路(29、30)，其中數(shù)字電路包括ASM(30)。
2.根據(jù)權(quán)利要求1所述的集成電路，包括輸入鎖存電路(29)，用于檢測ASM(30)的輸入中的變化。
3.根據(jù)權(quán)利要求2所述的集成電路，其中輸入鎖存電路(29)被設(shè)置為當檢測到ASM的輸入中發(fā)生變化時，觸發(fā)ASM(30)從一個狀態(tài)轉(zhuǎn)變至另一個狀態(tài)。
4.根據(jù)權(quán)利要求3所述的集成電路，其中輸入鎖存電路(29)被設(shè)置為接收指示ASM是否準備好轉(zhuǎn)變至另一狀態(tài)的輸入信號(sm_done)。
5.根據(jù)上述權(quán)利要求中任意一項所述的集成電路，其中ASM(30)包括標記產(chǎn)生電路(42)，所述標記產(chǎn)生電路(42)包括多個PDC(110、112、114、116、118)。
6.根據(jù)上述權(quán)利要求中任意一項所述的集成電路，其中ASM(30)包括標記產(chǎn)生電路(42)，所述標記產(chǎn)生電路(42)包括標記再生電路(120)，用于恢復標記脈沖的寬度以抵消標記產(chǎn)生電路中其它地方所導致的標記脈沖寬度的減小。
7.根據(jù)上述權(quán)利要求中任意一項所述的集成電路，其中模擬電路和數(shù)字電路被設(shè)置在公共半導體基板上。
8.根據(jù)上述權(quán)利要求中任意一項所述的集成電路，其中ASM(30)形成了PLL時鐘緩沖器的一部分。
全文摘要
本發(fā)明涉及一種混合信號集成電路，即包括模擬電路和數(shù)字電路的集成電路。更具體地，本發(fā)明涉及減小這種器件中的噪聲。當同一個集成電路器件中同時包括數(shù)字電路和模擬電路時，數(shù)字電路可能是相當數(shù)量噪聲的額外來源。這導致了模擬信號上被施加有串擾、電干擾和信號失真。本發(fā)明提供了一種集成電路，包括模擬電路(26)和數(shù)字電路(29、30)，其中數(shù)字電路包括ASM(30)。ASM不需要時鐘信號。ASM的操作由適合的輸入條件來觸發(fā)，但與SSM相反的是，當ASM的輸入不存在變化時，ASM是空閑的，這降低了數(shù)字電路所產(chǎn)生的噪聲水平。
文檔編號G06F1/08GK101040238SQ200580035044
公開日2007年9月19日 申請日期2005年8月11日 優(yōu)先權(quán)日2004年8月17日
發(fā)明者阿姆里塔·德什潘德, 貝內(nèi)迪克特·米卡 申請人:皇家飛利浦電子股份有限公司