專利名稱：用于集成電路設(shè)計(jì)和制造的方法和架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路(IC)設(shè)計(jì)和制造，并且更具體地講，涉及一種新穎的設(shè)計(jì)平臺，該平臺致力于解決在次微米和高級工藝中遇到的集成電路(IC)設(shè)計(jì)和制造問題。
背景技術(shù)：
隨著IC技術(shù)的發(fā)展，芯片的復(fù)雜程度在增加，并要求有更高的性能。隨著行業(yè)向片上系統(tǒng)(SoC)模型發(fā)展，必須致力于并解決諸如接口需求和模擬模塊集成方面的不確定性。在考慮IC設(shè)計(jì)流程時(shí)，公司面臨兩大問題成本和風(fēng)險(xiǎn)。
成本
用0.13μm和90nm工藝設(shè)計(jì)和制造芯片的成本估計(jì)分別在一千四百萬美元之內(nèi)和三千萬美元之內(nèi)。這種量級的成本阻礙了許多新起步的公司甚至已成立的公司開發(fā)0.13μm及以下工藝的產(chǎn)品。與芯片設(shè)計(jì)和制造相關(guān)聯(lián)的成本成分包括，不限于設(shè)計(jì)資源、知識產(chǎn)權(quán)(intellectual property，IP)的獲得和開發(fā)、EDA工具、制造模具、制造、組裝、驗(yàn)證(validation)和檢驗(yàn)(verification)。
風(fēng)險(xiǎn)
隨著芯片復(fù)雜度的提高，受行業(yè)向片上系統(tǒng)轉(zhuǎn)移的驅(qū)動，風(fēng)險(xiǎn)的等級同樣也在增加。以下列出與高級混合信號IC開發(fā)關(guān)聯(lián)的風(fēng)險(xiǎn)因素中的一些因素。
上市時(shí)間。開發(fā)周期隨著IC復(fù)雜度的提高而增長，產(chǎn)品的導(dǎo)入周期被延長18個(gè)月或更長時(shí)間。
市場認(rèn)可。市場認(rèn)可是一個(gè)基本問題，并且只有通過成功的芯片定義，低成本和短的導(dǎo)入時(shí)間(上市時(shí)間)才能獲得。
IP可用性。復(fù)雜的混合信號IC需要許多模擬和數(shù)字IP部分(component)。在大多數(shù)情況下，所有所需的知識產(chǎn)權(quán)并不能從同一來源中得到?；谒鑼ｉT技術(shù)的不同級別，并且取決于項(xiàng)目需求，可能需要訂立合同將IP設(shè)計(jì)和開發(fā)包出去。IC制造商、加工廠和鑄造工廠開發(fā)出多種工藝技術(shù)，即低功率、高性能的技術(shù)等等，來滿足客戶需求，這然后又會影響貫穿所有工藝的IP可用性。
IP質(zhì)量。價(jià)格侵蝕、IP開發(fā)成本降低的壓力、缺乏驗(yàn)證及缺乏對總體系統(tǒng)的理解，已經(jīng)導(dǎo)致了嚴(yán)重的IP質(zhì)量問題。復(fù)雜的模擬模塊對其周圍環(huán)境很敏感，且模擬IP經(jīng)常是在不理解其并入的環(huán)境的情況下開發(fā)的。高級工藝及高速的信號傳輸導(dǎo)致有限的設(shè)計(jì)利潤，而且由于驗(yàn)證時(shí)間及成本，模擬IP供應(yīng)商無法在終端用戶使用之前，驗(yàn)證其IP。值得注意的是，沒有模擬IP出售商已經(jīng)能提供一種成功的商業(yè)模型。
設(shè)計(jì)參數(shù)。在0.13μm及以下工藝中，泄露、噪音裕度、下降的電源電壓及設(shè)備不匹配已經(jīng)產(chǎn)生了一套新的設(shè)計(jì)參數(shù)，這些參數(shù)使高性能模擬電路的設(shè)計(jì)進(jìn)一步復(fù)雜化，使更多的重點(diǎn)放在硅驗(yàn)證的IP和系統(tǒng)驗(yàn)證上。
驗(yàn)證。由于系統(tǒng)環(huán)境和復(fù)雜性，高性能IC的檢驗(yàn)和驗(yàn)證引入了另外一個(gè)風(fēng)險(xiǎn)因素?，F(xiàn)在許多IP出售商被要求在硅片上驗(yàn)證其IP。而這只是該問題的部分答案，驗(yàn)證增加了周期時(shí)間，且沒有解決整個(gè)工藝拐點(diǎn)(process comers)之上的設(shè)計(jì)可靠性，這實(shí)際上影響到產(chǎn)量。而且，IP出售商提供的混合信號IP的驗(yàn)證是在完全不同的環(huán)境下進(jìn)行的，并未消除許多風(fēng)險(xiǎn)因素。值得注意的是，復(fù)雜IP模塊的驗(yàn)證需要大部分IP供應(yīng)者沒有的昂貴基礎(chǔ)設(shè)施和特性實(shí)驗(yàn)室。
產(chǎn)量。在高級技術(shù)達(dá)到成熟點(diǎn)之前，工藝參數(shù)會變化，并且取決于設(shè)計(jì)時(shí)間，性能和產(chǎn)量問題可能自己暴露出來。全部IC產(chǎn)量是個(gè)體集成的IP產(chǎn)量、設(shè)計(jì)邊際和生產(chǎn)產(chǎn)量的一個(gè)產(chǎn)物。目前，還沒有分析已獲IP模塊產(chǎn)量的方法。如果IP從多個(gè)源中獲得，就不能保證不同的IP會貫穿不同的制造拐點(diǎn)提供一致的產(chǎn)量，從而導(dǎo)致芯片級上嚴(yán)重的產(chǎn)量損失。
開發(fā)成本。開發(fā)成本直接影響到市場認(rèn)可度和利潤，這然后又會驅(qū)動成本構(gòu)成和系統(tǒng)質(zhì)量。
模擬/數(shù)字集成。由于IP設(shè)計(jì)人員不能考慮與芯片級集成相關(guān)的所有參數(shù)，即封裝、晶體管計(jì)數(shù)、電源噪聲等，為了將芯片的模擬和數(shù)字模塊集成在一起，IC設(shè)計(jì)人員就必須很好地理解電路的靈敏性。與在芯片級的模擬/數(shù)字集成關(guān)聯(lián)的風(fēng)險(xiǎn)因素，和IP模塊的靈敏性和在芯片和系統(tǒng)級的依賴性，是許多成功IC公司內(nèi)部開發(fā)模擬IP的原因。
重新設(shè)計(jì)。重新設(shè)計(jì)延長了開發(fā)周期，因此推遲了上市時(shí)間，增加了成本，導(dǎo)致利潤較低，市場認(rèn)可度下降，并且可能失去潛在的市場窗口。這強(qiáng)調(diào)了無需重新設(shè)計(jì)的第一次硅片成功的重要性。
由于這些諸多的成本和風(fēng)險(xiǎn)因素，向高級工藝及片上系統(tǒng)轉(zhuǎn)移已經(jīng)成為許多公司不能克服的障礙，而且已經(jīng)成為行業(yè)發(fā)展的阻礙。盡管開發(fā)出幾個(gè)“急忙拼湊(band aid)”式的解決方案，它們將在下文進(jìn)行討論，但是很顯然，需要一種不同且具革命性的設(shè)計(jì)平臺，使得能容易地轉(zhuǎn)移到高級工藝及片上系統(tǒng)設(shè)計(jì)。
試圖給出的解決方法[19]工程學(xué)會通過建立標(biāo)準(zhǔn)機(jī)構(gòu)來創(chuàng)建規(guī)范和驗(yàn)證的標(biāo)準(zhǔn)平臺并且降低適應(yīng)障礙，提高總體的系統(tǒng)質(zhì)量，來試圖解決這些問題?？缭讲煌募夹g(shù)，一些標(biāo)準(zhǔn)已經(jīng)被開發(fā)以解決不同的瓶頸問題。例子包括輸入和輸出標(biāo)準(zhǔn)，存儲控制器標(biāo)準(zhǔn)，諸如USB(通用串行總線)、PCI、無限帶寬(Infiniband)、IEEE802.11的并行和串行聯(lián)接標(biāo)準(zhǔn)等。
IC制造商已經(jīng)采用大型鑄造廠規(guī)則集(rule sets)及設(shè)備性能以使得高級技術(shù)中的制造差異或變化最小。TSMC設(shè)計(jì)規(guī)則被許多獨(dú)立的設(shè)備制造商(IDMs)和制造廠作為一項(xiàng)標(biāo)準(zhǔn)采用便是一例。通過統(tǒng)一工藝，技術(shù)可移植性的障礙已經(jīng)降低，且整個(gè)精力集中于通過合作培養(yǎng)少數(shù)技術(shù)。許多IC公司也正在基于合并的規(guī)則集開發(fā)其設(shè)計(jì)，以允許第二來源，并且減少制造中可能的問題及降低了成本。
也已開發(fā)了其它的設(shè)計(jì)概念以解決上述的風(fēng)險(xiǎn)及成本問題。下面討論的建議的解決方法，盡管解決了問題的一些方面，但是沒能提供一種解決所有問題的平臺。
現(xiàn)場可編程門陣列(FPGA)設(shè)計(jì)流程[23]現(xiàn)場可編程門陣列(FPGA)是一種集成電路，其在制造之后，可在現(xiàn)場被編程以實(shí)現(xiàn)特定功能。FPGA已具有不同的配置和尺寸。FPGA在原理上與可編程只讀存儲器(PROM)芯片類似，但比其具有廣泛得多的潛在應(yīng)用。
FPGA為概念驗(yàn)證提供了一種低成本高效的解決方案，并且解決了上市時(shí)間及IP可用性各方面的問題。最近的FPGA提供了高級工藝中的復(fù)雜IP模塊，并且降低了與IP集成和質(zhì)量相關(guān)聯(lián)的風(fēng)險(xiǎn)。然而，F(xiàn)PGA的不足是潛在的應(yīng)用領(lǐng)域、性能和產(chǎn)品成本。潛在的應(yīng)用局限于嚴(yán)格的FPGA結(jié)構(gòu)及預(yù)定義的IP模塊。由于FPGA設(shè)計(jì)的特性，性能被局限，且通常只適應(yīng)用于較低的頻率范圍。在同樣的工藝中，相對于COT和ASIC流程(見以下討論)，F(xiàn)PGA在性能上只能達(dá)到其五分之一到三分之一。高額的產(chǎn)品成本使中至大型容量的設(shè)計(jì)不具有競爭力的ASP。近年來，增加的開發(fā)成本對諸如Xilinx、Altera等等的FPGA公司有幫助。為了滿足市場需求，更多的FPGA公司正在形成。
結(jié)構(gòu)化陣列(SA)設(shè)計(jì)流程[26]以前開發(fā)結(jié)構(gòu)化陣列以解決與FPGA相關(guān)聯(lián)的產(chǎn)品成本和減少FPGA與COT流程之間的性能差距。對較大產(chǎn)品容量而言，SA通常地有比FPGA更低的成本。在某些情況下，結(jié)構(gòu)化陣列可以提供比FPGA更大的門數(shù)、更好的性能和更寬的IP選擇。取決于SA的定義，提供這些平臺的公司可能體驗(yàn)成功。一個(gè)成功的例子就是LSI的快速芯片(Rapid Chip)。
然而，如FPGA一樣，SA具有嚴(yán)格的結(jié)構(gòu)，這降低了其用于生產(chǎn)的可能性。同時(shí)，與SA相關(guān)的設(shè)計(jì)時(shí)間(典型為2到6個(gè)月)較FPGA的設(shè)計(jì)時(shí)間(典型為1到3個(gè)月)長。通常來說，SA并不提供相對于FPGA的大量附加優(yōu)勢，并且，因此一直未在行業(yè)中被廣泛認(rèn)可。這種情況可能會隨著開發(fā)成本與性能問題占據(jù)更重要的地位得以改變。
ASIC設(shè)計(jì)流程[29]設(shè)計(jì)和制造服務(wù)由主要的芯片制造商，例如IBM、TI、ST、Philllips等提供。系統(tǒng)企業(yè)(system house)通常給特定應(yīng)用集成芯片(ASIC)供應(yīng)者提供了ASIC的規(guī)范。ASIC供應(yīng)者按照規(guī)范，發(fā)布已完成的產(chǎn)品。近來，ASIC設(shè)計(jì)流程一直在取得里程碑式的發(fā)展，其原因是它使得與高級工藝相關(guān)聯(lián)的風(fēng)險(xiǎn)因素最小化，使所需的知識最少及IP的可用性最小。與ASIC流程相關(guān)聯(lián)的主要問題是只有相對較少的制造商能負(fù)擔(dān)起的生產(chǎn)成本問題，和已完成的ASIC到COT流程(以下有描述)的可轉(zhuǎn)移性問題。因此，ASIC設(shè)計(jì)流程主要用在生產(chǎn)成本占次位以使風(fēng)險(xiǎn)最小的情況，并且該設(shè)計(jì)還用在不需要市場驗(yàn)證的系統(tǒng)當(dāng)中。
客戶擁有的工具(COT)[31]COT最普遍用于有上市時(shí)間要求的高性能產(chǎn)品的設(shè)計(jì)流程。在一個(gè)典型的COT流程中，系統(tǒng)企業(yè)直接與硅制造的純鑄造廠一起工作。COT流程一般指系統(tǒng)企業(yè)進(jìn)行其設(shè)計(jì)，自始至終具有所有相關(guān)聯(lián)的風(fēng)險(xiǎn)，一直到物理實(shí)現(xiàn)。該設(shè)計(jì)的結(jié)果GDSII表示，理論上，準(zhǔn)備用于硅制造和封裝。
已表明COT流程能生產(chǎn)最高性能和最小的芯片尺寸。相對于同等的ASIC，COT的數(shù)據(jù)通路(data pathways)較之有30％到50％的更快性能和25％-50％的更小晶片尺寸。從IC規(guī)范來講，COT設(shè)計(jì)流程典型地包括RTL代碼化、合成、靜態(tài)時(shí)序分析和布局繞線這些步驟。對12至24個(gè)月的典型設(shè)計(jì)周期時(shí)間起重要和主要作用的因素，COT設(shè)計(jì)流程同樣需要IP設(shè)計(jì)、獲取、集成和平面布置這些步驟。
COT流程的最大優(yōu)勢是控制芯片設(shè)計(jì)人員唯一控制過程并自行決定工具、流程等。芯片設(shè)計(jì)人員完全控制時(shí)間表，并且可以在過程的任何階段進(jìn)行干預(yù)而不會浪費(fèi)大量時(shí)間。相比較而言，在一個(gè)ASIC流程中，信息必須在不同的組織之間互換，且這種干預(yù)的時(shí)間選擇和有效性是受ASIC出售商控制的。一旦初期投資到COT流程中，產(chǎn)量和周轉(zhuǎn)時(shí)間會大大提高。COT流程的另一個(gè)顯著的優(yōu)勢是所有的設(shè)計(jì)經(jīng)驗(yàn)、IP和知識是內(nèi)部擁用的。
伴隨COT流程高回報(bào)的便是高風(fēng)險(xiǎn)。在COT流程中，正如ASIC流程一樣，不能保證芯片設(shè)計(jì)和IP集成會在第一次硅片修正中適當(dāng)?shù)毓ぷ?。這使系統(tǒng)企業(yè)面臨巨額的財(cái)務(wù)風(fēng)險(xiǎn)和產(chǎn)品導(dǎo)入風(fēng)險(xiǎn)。在大多數(shù)情況下，為了使硅片適當(dāng)?shù)毓ぷ鳎到y(tǒng)企業(yè)必須重復(fù)IC設(shè)計(jì)1至3次，這增加了開發(fā)成本，并延遲了產(chǎn)品上市。通過COT流程開發(fā)IC的成本需要大量且昂貴的基礎(chǔ)設(shè)施投資?？刂贫藢Χ说牧鞒绦枰嗟墓ぞ?、人員和專家。還需要有廣博的知識基礎(chǔ)。因此，COT流程的缺點(diǎn)包括獲取設(shè)計(jì)不同方面的知識，獲取或開發(fā)所需IP，風(fēng)險(xiǎn)和成本管理，及對于概念和市場驗(yàn)證的支持不足，這導(dǎo)致更高的風(fēng)險(xiǎn)及可能需要多次的重新設(shè)計(jì)。

發(fā)明內(nèi)容
本發(fā)明提供了一種新穎的設(shè)計(jì)平臺，其解決了在次微米工藝和高級工藝中遇到的集成電路(IC)設(shè)計(jì)和制造問題?？朔伺c高級工藝相關(guān)聯(lián)的設(shè)計(jì)和制造成本和風(fēng)險(xiǎn)問題，同時(shí)使得設(shè)計(jì)和驗(yàn)證周期最小化。
相應(yīng)地，本發(fā)明的一個(gè)實(shí)施例是用于集成電路(IC)設(shè)計(jì)的系統(tǒng)。該系統(tǒng)包括至少一個(gè)由多個(gè)預(yù)制和預(yù)驗(yàn)證的功能模塊組成的結(jié)構(gòu)化多項(xiàng)目晶片(SMPW)，及一個(gè)結(jié)合了SMPW，且沒有IP集成或沒有平面布置需求的改進(jìn)的(streamlined)IC設(shè)計(jì)流程。
本發(fā)明的另一個(gè)實(shí)施例是一個(gè)用在改進(jìn)的集成電路(IC)設(shè)計(jì)過程中的組件架構(gòu)。該組件架構(gòu)包括多個(gè)以特定應(yīng)用為目的的子模塊。該架構(gòu)被預(yù)制直到形成接觸層，目的是允許用戶根據(jù)其需求通過金屬化來定制子模塊并對其編程。在一種實(shí)現(xiàn)中，預(yù)定義的子模塊是基于已容易地定義的標(biāo)準(zhǔn)。
本發(fā)明的另一實(shí)施例是一種用于設(shè)計(jì)集成電路(IC)的方法。提供多個(gè)結(jié)構(gòu)化的多項(xiàng)目晶片(SMPW)。每個(gè)SMPW包括多個(gè)預(yù)制和預(yù)驗(yàn)證的功能模塊。如果多個(gè)SMPW中的一個(gè)滿足IC設(shè)計(jì)人員的需求，該方法就進(jìn)入改進(jìn)的設(shè)計(jì)流程和生產(chǎn)。或者，如果多個(gè)SMPW中的一個(gè)可以作為中間步驟使用，可用的SMPW組件就被提取出來用在COT設(shè)計(jì)流程中。最后，如果多個(gè)SMPW中沒有一個(gè)滿足IC設(shè)計(jì)人員的需求，也不能作為中間步驟使用，那么來自多個(gè)SMPW的任何可用IP被提取出來以用在COT流程設(shè)計(jì)。
本發(fā)明的另一實(shí)施例是一種輔助集成電路設(shè)計(jì)的方法。維護(hù)結(jié)構(gòu)化多項(xiàng)目晶片(SMPW)的目錄清單(inventory)，其中每個(gè)SMPW包括多個(gè)預(yù)制和預(yù)驗(yàn)證的功能模塊。該方法進(jìn)一步包括確定SMPW目錄清單中是否有一個(gè)能滿足用戶全部的IC設(shè)計(jì)需求或是否可以作為用戶IC設(shè)計(jì)過程中的中間步驟，例如市場/概念驗(yàn)證或IP驗(yàn)證，而且如果能，就將該SMPW提供給用戶。
本發(fā)明各種不同的實(shí)施例相對于現(xiàn)有技術(shù)具有很多優(yōu)勢。優(yōu)勢一是成本降低。由于SMPW被多個(gè)用戶使用，制造成本分?jǐn)?，并且成本大大降低。另一?yōu)勢是可利用來自同一源的驗(yàn)證的IP，允許所有IP的無縫集成。另一優(yōu)勢是無縫的市場和概念驗(yàn)證、產(chǎn)品及風(fēng)險(xiǎn)降低。另一優(yōu)勢是由鑄造廠頻繁制造創(chuàng)造性的SMPW導(dǎo)致產(chǎn)量提高。另一優(yōu)勢是由于眾多用戶廣泛使用和驗(yàn)證在SMPW內(nèi)的IP，消除了風(fēng)險(xiǎn)。另一優(yōu)勢是定制的SMPW小芯片的組裝和封裝的靈活性，滿足不同的系統(tǒng)需求和成本結(jié)構(gòu)(即引線接合、倒裝片、BGA等)。另一優(yōu)勢是可以靈活使用不同的EDA工具集。
在研究下面的圖及詳細(xì)描述之后，本領(lǐng)域的技術(shù)人員會很明白本發(fā)明其它的系統(tǒng)、方法、特征和優(yōu)勢。打算將所有這樣的附加系統(tǒng)、方法、特征和優(yōu)勢都包括在本描述中，在本發(fā)明的范圍內(nèi)，并且受附加權(quán)利要求的保護(hù)。


圖中的各個(gè)組件并不一定成比例，而是將重點(diǎn)放在說明本發(fā)明的原理。在圖中，相同參考數(shù)字標(biāo)明貫穿不同圖中的各相應(yīng)部分。
圖1是根據(jù)本發(fā)明的結(jié)構(gòu)化多項(xiàng)目晶片(SMPW)的方框圖。
圖2是根據(jù)本發(fā)明IC設(shè)計(jì)方法的流程圖。
圖3是根據(jù)本發(fā)明的SMPW/COT設(shè)計(jì)方法的流程圖。
圖4是根據(jù)本發(fā)明的IP提取方法的流程圖。
具體實(shí)施例方式本發(fā)明對于圍繞復(fù)雜IC設(shè)計(jì)和制造的成本和風(fēng)險(xiǎn)問題，提供了一種革命性的方法——結(jié)構(gòu)化多項(xiàng)目晶片(SMPW)。發(fā)明的SMPW包括多種預(yù)制和預(yù)驗(yàn)證的子模塊。每個(gè)子模塊針對一種特定的應(yīng)用、功能或接口。
目前，主要的制造廠將多項(xiàng)目晶片(MPW或穿梭工具)作為測試工具提供給它們的客戶層，其中制造成本由眾多用戶分?jǐn)?，顯著地降低了客戶的制造成本。MPW或穿梭工具主要用于早期系統(tǒng)驗(yàn)證或作為風(fēng)險(xiǎn)降低工具。相比較而言，本發(fā)明的SMPW包括預(yù)定義的結(jié)構(gòu)，該結(jié)構(gòu)被預(yù)制直到形成了接觸級，且允許進(jìn)行定制用于特定應(yīng)用。相對于MPW，由于被預(yù)制直到形成接觸級，所以SMPW的制造時(shí)間大大減少。
根據(jù)本發(fā)明，SMPW 100的一個(gè)實(shí)現(xiàn)如圖1所示。SMPW 100包括多個(gè)預(yù)建和預(yù)校驗(yàn)的子模塊或針對特定應(yīng)用的結(jié)構(gòu)化陣列。在這方面，應(yīng)該指出圖1描述的特殊子模塊僅用于說明目的，而且根據(jù)本發(fā)明的SMPW可能有不同于描述的子模塊或除這些描述的子模塊之外的子模塊。
鎖相環(huán)PLL子模塊102包括多種金屬可編程PLL。PLL專注于范圍從100MHz到2GHz的頻率，以及諸如時(shí)鐘乘法、去偏移和擴(kuò)頻這樣的應(yīng)用。
動態(tài)鏈接庫DLL子模塊104包括多個(gè)主/從DLL。DLL專注于范圍從100MHz到2GHz的頻率，以及諸如提供接口定時(shí)這樣的應(yīng)用。
輸入輸出I/O子模塊106包括金屬可編程(metalprogrammable)I/O元件，其針對諸如LVDS、SSTL、DDRII、LVTTL等方面的應(yīng)用和標(biāo)準(zhǔn)。
SOG子模塊108是允許幾百萬個(gè)門的合成的門海模塊。在一個(gè)實(shí)現(xiàn)中，SOG模塊108包括標(biāo)準(zhǔn)的單元庫，其用于工業(yè)標(biāo)準(zhǔn)COT流程中。
存儲器模塊110提供期望容量和形式的存儲器。在一個(gè)實(shí)現(xiàn)中，存儲器模塊110被寄存器文件擴(kuò)大。
聯(lián)接子模塊112提供高速的串行和/或并行聯(lián)接。例子包括Hypertransport、SDRAM(同步動態(tài)隨機(jī)存取存儲器)和SPI4-2(串行外圍接口4-2)。
再次說明，SMPW不局限于上述子模塊，如圖1中標(biāo)出的，可包含附加的功能子模塊114。SMPW可能包括，例如，微處理器內(nèi)核和用于實(shí)現(xiàn)總線功能的模塊。在SMPW 100中使用的特殊子模塊依賴于正在專注的市場部分(即消費(fèi)者，無線等)。
PLL、DLL、I/O元件和其它功能模塊的結(jié)合允許終端用戶制造滿足廣泛市場需求的應(yīng)用特定的IC，而無需犧牲性能。與軟件IP公司的合作會使預(yù)定義的功能模塊更容易滿足客戶需要，如存儲器接口和控制器、處理器、物理和聯(lián)接層等。
SMPW 100被預(yù)制直到形成接觸層，目的是使終端用戶通過金屬化根據(jù)其需求定制和編程芯片的不同部分。這使得設(shè)計(jì)和制造周期，及模具成本最小化。如果預(yù)定義的SMPW滿足用戶的所有需求，它便可以直接進(jìn)入生產(chǎn)(見以下的討論，圖2的步驟206)。如果SMPW用于概念或IP驗(yàn)證的中間步驟，所有的模塊都相同且可作為標(biāo)準(zhǔn)COT流程中的IP模塊獲得(見以下討論，圖2的步驟208和步驟210)。因?yàn)橹恍枰糠旨庸げ襟E(金屬化(metal up))，而且成本是由幾個(gè)使用特定SMPW的客戶共同分?jǐn)偟?，所以使用SMPW進(jìn)行設(shè)計(jì)和重新設(shè)計(jì)是低成本高效的。
終端用戶花費(fèi)中常被忽略的一個(gè)重要項(xiàng)是封裝設(shè)計(jì)。根據(jù)本發(fā)明，每一個(gè)SMPW可通過選擇組裝和封裝完成。因此，封裝是靈活的，且可能受系統(tǒng)需求和成本結(jié)構(gòu)的支配。封裝選擇包括但是不限于，引線接合、倒裝片、BGA、塑料和陶瓷。
圖2是根據(jù)本發(fā)明的IC設(shè)計(jì)方法200的流程圖。步驟202和204涉及IC定義和過程選擇。在步驟206中，確定現(xiàn)有的SMPW是否滿足用戶在IC性能和特征集的所有需求。如果現(xiàn)有的SMPW滿足需求，該方法可以無縫地直接進(jìn)入SMPW/COT設(shè)計(jì)流程300和實(shí)際的芯片生產(chǎn)，見圖3的詳細(xì)描述。
如果沒有現(xiàn)有的SMPW滿足用戶的所有需求，步驟208和210會詢問是否現(xiàn)有的SMPW可以作為概念/市場/IP驗(yàn)證的中間步驟。在步驟208中，確定現(xiàn)有的SMPW是否可以在概念或市場驗(yàn)證中起作用。在步驟210中，確定現(xiàn)有的SMPW是否可以作為IP源和/或風(fēng)險(xiǎn)減少工具。如果對這兩個(gè)問題的回答有一個(gè)是肯定的，該方法就可以進(jìn)入到SMPW/COT設(shè)計(jì)流程300(圖3)和用于概念/市場驗(yàn)證的樣本生產(chǎn)或作為IP源。
本發(fā)明的主要優(yōu)勢在于，在SMPW滿足需求或能夠作為面向市場/概念驗(yàn)證的中間步驟，或作為IP源的情況下，可用的SMPW組件(多個(gè))就可用在改進(jìn)的SMPW/COT設(shè)計(jì)流程中。改進(jìn)的SMPW/COT設(shè)計(jì)流程300在圖3中描述。在步驟302中，需要按照圖2中的流程200選擇一個(gè)SMPW。RTL代碼化、合成及靜態(tài)時(shí)序分析分別在步驟304、306和308中執(zhí)行。
在這結(jié)合點(diǎn)，本發(fā)明與典型COT設(shè)計(jì)流程的一個(gè)非常重要的區(qū)別是無需IP集成或平面布置。IP已經(jīng)集成到SMPW中，而且，當(dāng)然對SMPW的平面布置已經(jīng)完成。在典型的COT設(shè)計(jì)流程中(開始于IC規(guī)范，而非SMPW)，除了RTL代碼化、合成和靜態(tài)時(shí)序分析外，需要進(jìn)行IP集成和平面布置。由于這個(gè)原因，本發(fā)明的SMPW/COT設(shè)計(jì)流程時(shí)間大大降低到1至3個(gè)月，而典型的COT設(shè)計(jì)流程為12至24個(gè)月。
如果在此處(步驟310)不滿足規(guī)范，就進(jìn)行進(jìn)一步的RTL代碼化和合成。否則，如果滿足規(guī)范，流程就進(jìn)入到在步驟312中添加其它任何選定的IP，(由SMPW持有者/鑄造廠預(yù)驗(yàn)證)，然后轉(zhuǎn)到步驟314中的布局繞線、集成；及靜態(tài)和動態(tài)時(shí)序分析。再一次地，確定規(guī)范是否已經(jīng)得到滿足(步驟316)。如果已滿足，流程終結(jié)于步驟318中的數(shù)據(jù)準(zhǔn)備(“下單”)，然后可進(jìn)行IC生產(chǎn)。如果不滿足規(guī)范，就執(zhí)行進(jìn)一步的RTL代碼化(步驟304)和在場優(yōu)化(in-placeoptimization)(步驟320)，直到滿足規(guī)范為止。
關(guān)于圖3，應(yīng)該指出，IP選擇(步驟312)在邏輯上可以在RTL代碼化、合成和靜態(tài)時(shí)序分析(步驟304到308)之前進(jìn)行。同樣需要指出的是適合的設(shè)計(jì)工具可能將合成、靜態(tài)時(shí)序分析和布局繞線步驟合并到單一的物理合成步驟中。
返回圖2，如果沒有現(xiàn)有的SMPW滿足需求(步驟206)，且沒有現(xiàn)有的SMPW可用作概念/市場驗(yàn)證(步驟208)的中間步驟或用作IP源(步驟210)，那么在生產(chǎn)IC時(shí)，客戶將需要遵循一種典型且較長的COT設(shè)計(jì)流程。然而，即使在這種情況下，仍可以從SMPW制造商提取有用的IP。相應(yīng)地，在步驟400，確定是否可以從SMPW知識庫的鑄造廠或其它擁有者那里提取有用的IP。涉及IP提取的步驟在圖4中進(jìn)行了描述。在步驟402中，用戶評價(jià)SMPW擁有者的IP組合。在步驟404中選擇有用的IP模塊，然后鑄造廠或SMPW/IP擁有者在步驟406中聯(lián)系硅驗(yàn)證的現(xiàn)貨IP發(fā)送。然后，用戶可將提取的IP用于典型的COT設(shè)計(jì)流程212，并且可以生產(chǎn)IC。
最后，應(yīng)該注意是，即使沒有現(xiàn)有的SMPW滿足用戶的需求，也不能作為中間步驟而被認(rèn)為是有用的，就可為用戶創(chuàng)建一種新的SMPW。該新的SMPW會成為SMPW目錄清單的一部分，可供未來用戶使用。
因此，SMPW有效地解決了多個(gè)市場需求縮短了上市時(shí)間；提供了概念驗(yàn)證；降低了風(fēng)險(xiǎn)和成本；使得制造和產(chǎn)量問題最少；消除了IP獲取和質(zhì)量問題。由于設(shè)計(jì)成本可以在多個(gè)用戶之間分?jǐn)偅K端用戶只支付一部分制造費(fèi)用便可以得到整個(gè)設(shè)計(jì)的多個(gè)預(yù)定義和預(yù)制的結(jié)構(gòu)化陣列。有權(quán)使用多種功能子模塊就不需要IP獲取和驗(yàn)證。金屬可編程性允許快速的周轉(zhuǎn)時(shí)間(上市時(shí)間)且提供了概念驗(yàn)證的方法，同時(shí)也可在開發(fā)周期中領(lǐng)先(head start)。終端用戶可以早期接觸到用于系統(tǒng)定義和設(shè)計(jì)的硅。本發(fā)明提供的概念驗(yàn)證的加速途徑對于尋求籌措資金的終端用戶是非常重要的。
重要的是，還提供附加優(yōu)勢無縫過渡到COT流程。由于用戶可能需要的所有子模塊可以在SMPW和標(biāo)準(zhǔn)的COT流程支持中得到，所以可以無縫過渡到COT流程，這點(diǎn)與每個(gè)FPGA/SA提供的局限于各自的工具流程和可編程性的特定和特殊功能相反。所有的構(gòu)建模塊都被容易地驗(yàn)證，減少了風(fēng)險(xiǎn)，避免了重新設(shè)計(jì)的大量花費(fèi)。無縫過渡到COT流程克服了和FPGA/SA流程關(guān)聯(lián)的缺點(diǎn)實(shí)現(xiàn)了批量生產(chǎn)；使得產(chǎn)量問題、產(chǎn)品風(fēng)險(xiǎn)和成本最??；以及消除了模擬/數(shù)字集成問題。
這個(gè)發(fā)明的設(shè)計(jì)平臺為模擬IP領(lǐng)域提供了一種完全的“即插即用”概念，創(chuàng)建了新的增長途徑和未開發(fā)的市場。重點(diǎn)應(yīng)該放到設(shè)計(jì)和制造，而不是IP上。不依賴外部的IP出售商，鑄造廠保持SMPW的目錄清單(其持有IP)，并且能夠解決諸如產(chǎn)量這樣的任何制造問題。由于SMPW將由制造商持有和控制，制造商可以控制過程并且確保高質(zhì)量、減少的價(jià)格結(jié)構(gòu)，并且消除影響IP質(zhì)量和可靠性的價(jià)格侵蝕問題。本發(fā)明的設(shè)計(jì)平臺致力于解決和IC設(shè)計(jì)和制造關(guān)聯(lián)的諸多問題，并且將允許分段的IC工業(yè)的合并。
已經(jīng)對本發(fā)明的各種實(shí)施例進(jìn)行了描述，對本領(lǐng)域的普通技術(shù)人員明顯的是，在本發(fā)明的范圍內(nèi)的更多的實(shí)施例和實(shí)現(xiàn)是可行的。
權(quán)利要求
1.一種用于集成電路IC設(shè)計(jì)的系統(tǒng)，該系統(tǒng)包含至少一個(gè)結(jié)構(gòu)化的多項(xiàng)目晶片SMPW，其包括多個(gè)預(yù)制和預(yù)驗(yàn)證的功能模塊；和一種改進(jìn)的IC設(shè)計(jì)流程，該流程將SMPW合并于其中，并且沒有知識產(chǎn)權(quán)IP集成或平面布置需求。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述SMPW的功能模塊包括結(jié)構(gòu)化陣列。
3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述SMPW被預(yù)制直到形成接觸層，以便用戶可以根據(jù)其需求定制和編程所述SMPW的不同模塊。
4.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述IC設(shè)計(jì)流程具有大約1至3個(gè)月的周期時(shí)間。
5.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述功能模塊是從一組中選擇的，該組包括金屬可編程的鎖相環(huán)；主/從動態(tài)鏈接庫；金屬可編程的輸入/輸出元件；門海；存儲器；和高速串行聯(lián)接。
6.一種用于改進(jìn)的集成電路IC設(shè)計(jì)過程中的組件架構(gòu)，包括目標(biāo)針對特定應(yīng)用的多個(gè)子模塊，其中所述架構(gòu)被預(yù)制直到形成接觸層，從而允許用戶通過金屬化根據(jù)其需求定制所述子模塊并對其編程。
7.根據(jù)權(quán)利要求6所述的組件架構(gòu)，其中所述子模塊是結(jié)構(gòu)化陣列。
8.根據(jù)權(quán)利要求6所述的組件架構(gòu)，其中，所述子模塊是從一個(gè)組中選擇的，該組包括金屬可編程的鎖相環(huán)；主/從動態(tài)鏈接庫；金屬可編程的輸入/輸出元件；門海；存儲器；和高速串行聯(lián)接。
9.一種用于設(shè)計(jì)集成電路IC方法，其包括提供多個(gè)結(jié)構(gòu)化多項(xiàng)目晶片SMPW，每個(gè)SMPW包括多個(gè)預(yù)制和預(yù)驗(yàn)證的功能模塊；如果所述多個(gè)SMPW中的一個(gè)滿足IC設(shè)計(jì)人員的需求，就進(jìn)行到改進(jìn)的設(shè)計(jì)流程和生產(chǎn)；如果所述多個(gè)SMPW中的一個(gè)可作為中間步驟使用，就提取可用的SMPW組件(多個(gè))用于正常的客戶擁有的工具COT流程；且如果所述多個(gè)SMPW中的一個(gè)不滿足用戶的需求，且不能作為中間步驟使用，就從所述多個(gè)SMPW中提取任何有用的知識產(chǎn)權(quán)用于正常的COT流程。
10.根據(jù)權(quán)利要求9所述的方法，其中所述改進(jìn)的設(shè)計(jì)流程的周期時(shí)間為1至3個(gè)月，且其中所述的正常COT設(shè)計(jì)流程有12至24個(gè)月的周期時(shí)間。
11.一種用于輔助集成電路設(shè)計(jì)的方法，其包括維護(hù)結(jié)構(gòu)化多項(xiàng)目晶片SMPW的目錄清單，每個(gè)SMPW包含多個(gè)預(yù)制和預(yù)驗(yàn)證的功能模塊。
12.根據(jù)權(quán)利要求11所述的方法，其中所述功能模塊是根據(jù)用戶的特定需求金屬可編程的。
13.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括確定SMPW的目錄清單中之一是否能滿足用戶所有的IC設(shè)計(jì)需求或能夠作為用戶的IC設(shè)計(jì)過程的中間步驟起作用，如作為市場/概念驗(yàn)證或知識產(chǎn)權(quán)IP驗(yàn)證。
14.根據(jù)權(quán)利要求13所述的方法，進(jìn)一步包括確定任何對用戶需求有用的IP是否包含在所述SMPW的目錄清單中。
15.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括通過在多個(gè)用戶中共享SMPW來減少用戶的制造成本。
16.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括維護(hù)驗(yàn)證的IP庫，其收錄在所述SMPW的目錄清單中。
17.根據(jù)權(quán)利要求16所述的方法，進(jìn)一步包括從來自可編程邏輯的所述驗(yàn)證的IP庫中轉(zhuǎn)移IP組件，用于COT流程中。
18.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括利用所述SMPW的目錄清單來幫助轉(zhuǎn)移到COT流程。
19.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括為SMPW用戶提供多種封裝與組裝選擇。
20.根據(jù)權(quán)利要求19所述的方法，其中所述封裝和組裝選擇是從一個(gè)包括引線接合、倒裝片法、球柵陣列BGA、塑料和陶瓷的組中選出的。
全文摘要
一種用于集成電路(IC)設(shè)計(jì)的系統(tǒng)。一種結(jié)構(gòu)化的多項(xiàng)目晶片(SMPW)5包括多個(gè)預(yù)制和預(yù)驗(yàn)證的功能模塊。SMPW被預(yù)制直到形成接觸層，以便用戶根據(jù)其需求對SMPW的不同模塊進(jìn)行定制和編程。SMPW供應(yīng)者維護(hù)SMPW的目錄清單。如果SMPW中有一個(gè)能滿足用戶所有的IC設(shè)計(jì)需求，或者可以作為用戶IC設(shè)計(jì)過程的一個(gè)中間步驟，例如10作為市場/概念驗(yàn)證或IP驗(yàn)證，該SMPW就可提供給用戶。用戶然后就能使用改進(jìn)的設(shè)計(jì)流程直接進(jìn)入生產(chǎn)，該流程的周期時(shí)間非常短，為1至3個(gè)月。否則，用戶就使用周期時(shí)間長得多的常規(guī)設(shè)計(jì)流程進(jìn)入生產(chǎn)。
文檔編號G06F17/50GK1934571SQ200580009618
公開日2007年3月21日 申請日期2005年2月25日 優(yōu)先權(quán)日2004年2月27日
發(fā)明者B·梅爾克霍斯阿威, D·J·伍德 申請人:快橋有限責(zé)任公司