專利名稱：用于對(duì)集成電路中的單元內(nèi)容進(jìn)行加擾的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般而言涉及順序邏輯單元內(nèi)容，具體來說，涉及保護(hù)微控制器中的寄存器內(nèi)容。
背景技術(shù)：
為發(fā)現(xiàn)制造缺陷，通常對(duì)集成電路(IC)進(jìn)行測(cè)試，并且所采用的所述測(cè)試其中的一是掃描測(cè)試。集成電路存在的一問題是保護(hù)敏感的寄存器內(nèi)容。寄存器可由順序邏輯單元組成，且每一順序邏輯單元均可掃描。掃描方法非常有效，卻提供了一種觀看集成電路的許多網(wǎng)絡(luò)或寄存器的邏輯值的容易方法。在所述電路操作一段時(shí)期后，便有可能采用所述掃描測(cè)試來下載每一寄存器的內(nèi)容。當(dāng)某些寄存器包含來自(例如)密碼算法密鑰的敏感信息或用于特殊數(shù)字濾波器的參數(shù)或欲多少受到保護(hù)的其它數(shù)值時(shí)，會(huì)出現(xiàn)一問題。
在某些應(yīng)用中，例如安全微控制器及智能卡，掃描測(cè)試是不可使用的，或它們將掃描方法與內(nèi)置掃描向量產(chǎn)生器及簽章分析器模塊結(jié)合使用，以便即使掃描鏈輸入及輸出未出現(xiàn)在所述電路的頂層插針上，除了可找到缺陷外，不能從所述集成電路的所述插針中下載任何東西。
對(duì)于芯片上及芯片外存儲(chǔ)器陣列，例如靜態(tài)隨機(jī)存取存儲(chǔ)器(Static RAM)或閃存，在執(zhí)行寫入存取時(shí)，可使用密碼算法來加擾數(shù)據(jù)，而在讀取時(shí)可使用解擾算法來解擾數(shù)據(jù)。保護(hù)此存儲(chǔ)器內(nèi)容的方法通常專門用于存儲(chǔ)器陣列，這是因?yàn)檫@些方法在欲施加至預(yù)先特征化的單元類型(通常為外圍設(shè)備的配置寄存器或數(shù)字濾波器狀況/結(jié)果/參數(shù)變量)的順序組件的門數(shù)方面甚為復(fù)雜。此外，存儲(chǔ)器陣列內(nèi)容不能通過掃描測(cè)試方法來下載，而預(yù)先特征化類型的順序單元能夠通過掃描測(cè)試方法來下載。
圖1為說明一現(xiàn)有技術(shù)的簡(jiǎn)化微控制器及掃描鏈系統(tǒng)的示意圖。微控制器100包括耦合至存儲(chǔ)器104的微處理器102。地址譯碼器106為存儲(chǔ)器104及外圍設(shè)備108接收并譯碼來自微處理器102的地址。當(dāng)?shù)刂纷g碼器106傳輸位于存儲(chǔ)器選擇112及外圍選擇114上的選擇信息時(shí)，地址譯碼器106及外圍設(shè)備108會(huì)接收地址總線110上的地址。數(shù)據(jù)通過數(shù)據(jù)總線116在微處理器102、存儲(chǔ)器104及外圍設(shè)備108之間傳輸。一讀取或一寫入信號(hào)通過讀取/寫入信號(hào)117在微處理器102與存儲(chǔ)器104及外圍設(shè)備108之間傳輸。微控制器100接收時(shí)鐘信號(hào)118及復(fù)位信號(hào)120。輸入122包括(例如)定時(shí)器觸發(fā)器及通用異步接收器/發(fā)射器(UART)輸入數(shù)據(jù)，而輸出124則包括(例如)UART發(fā)射器輸出數(shù)據(jù)。
外圍設(shè)備108可為功能邏輯，例如UART、密碼處理、數(shù)字信號(hào)處理(DSP)及數(shù)字濾波。
掃描鏈系統(tǒng)126連接至微控制器100。所述圖式中使用虛線說明與掃描鏈系統(tǒng)126有關(guān)的信號(hào)的路徑，而實(shí)線代表跟隨非掃描鏈電路的信號(hào)的路徑。微控制器100接收掃描鏈控制128上的一掃描鏈控制信號(hào)及掃描鏈輸入130上的數(shù)據(jù)。微控制器100在掃描鏈輸出132上向掃描鏈系統(tǒng)126傳輸數(shù)據(jù)。在微控制器100內(nèi)部，微處理器102在掃描鏈134上向外圍設(shè)備108傳輸控制及數(shù)據(jù)信息。來自掃描鏈輸入的輸出決定外圍設(shè)備108是否具有制造缺陷。
圖2是一說明來自圖1的外圍設(shè)備108的一更詳細(xì)現(xiàn)有技術(shù)范例的示意圖。圖2中，外圍設(shè)備108包括地址子譯碼器200、配置寄存器202及處理邏輯204。外圍設(shè)備108的輸入包括外圍選擇114、讀取/寫入信號(hào)117、地址總線110、時(shí)鐘118及數(shù)據(jù)總線116。掃描鏈控制128及掃描鏈輸入130沿掃描鏈134(圖2中未顯示，見圖1)傳輸至外圍設(shè)備108。
在正常操作中，地址子譯碼器200自微處理器102及地址譯碼器106接收信號(hào)。地址子譯碼器200沿允許寫入線206傳輸一寫入允許信號(hào)至已選定的多路復(fù)用器208。當(dāng)一多路復(fù)用器接收一寫入允許信號(hào)時(shí)，其選自通過數(shù)據(jù)總線116可用的輸入并也選自諸如一掃描D正反器(SDFF)210的一順序單元。多路復(fù)用器208將接收到的輸入傳輸至其各自的SDFF 210。當(dāng)其自時(shí)鐘118處接收時(shí)鐘信號(hào)時(shí)，SDFF 210會(huì)將此等信號(hào)傳輸至處理邏輯204。
SDFF是一其D輸入由二對(duì)一多路復(fù)用器(未顯示)的輸出驅(qū)動(dòng)的正常DFF，所述多路復(fù)用器具有輸入SD與D以及一選擇插針SC(所述二對(duì)一多路復(fù)用器被顯示為是具有輸入SC、SD及D的一掃描DFF 210的一部分)。所述SD輸入是由掃描鏈輸入130或由來自一前述掃描DFF的輸出來驅(qū)動(dòng)。例如，SDFF 210-1在輸入SD處接收來自掃描鏈輸入130的數(shù)據(jù)，而SDFF 210-2在輸入SD處接收來自SDFF 210-1的輸出的數(shù)據(jù)。SDFF 210-1及2均在輸入SC處接收來自掃描鏈控制130的掃描鏈控制信號(hào)(選擇信號(hào))。
微控制器100可正常操作，在外圍設(shè)備108中存儲(chǔ)數(shù)值，并隨后切換至掃描模式，而且可讀出及分析外圍設(shè)備108中的寄存器內(nèi)容。在掃描模式中，SDFF 210-2將其數(shù)值通過掃描寄存器輸出214傳輸至處理邏輯204。處理邏輯204將來自掃描寄存器輸出214的數(shù)據(jù)直接傳送至掃描鏈輸出132而不改變所述數(shù)值?？刂菩盘?hào)將數(shù)據(jù)從SDFF210-1傳送至SDFF 210-2，并隨后輸出至掃描鏈輸出132。以此方式，可使用掃描方法讀出加載至寄存器或SDFF中的敏感數(shù)據(jù)。
需要一種在采用掃描鏈方法的系統(tǒng)中保護(hù)順序單元或寄存器內(nèi)容的系統(tǒng)與方法。所述系統(tǒng)應(yīng)保護(hù)加載寄存器的敏感數(shù)據(jù)，同時(shí)允許掃描鏈對(duì)功能性進(jìn)行測(cè)試。

發(fā)明內(nèi)容
本文所述系統(tǒng)及方法提供一種用以加擾寄存器的數(shù)值而不影響相關(guān)邏輯的功能性的方式。由于沒有相關(guān)的使用者功能性，故可將邏輯單元的一組合網(wǎng)絡(luò)放置于所述寄存器前面，并擔(dān)當(dāng)一未在任何使用者數(shù)據(jù)表中規(guī)定的加擾函數(shù)。將反向組合函數(shù)放置于寄存器后面。因此，即使已通過掃描寄存器鏈知曉了寄存器位置且在常規(guī)操作后下載了其內(nèi)容，卻更難于確認(rèn)用于當(dāng)前應(yīng)用的數(shù)值的函數(shù)意義。
本發(fā)明減小了借助最流行的測(cè)試方法(掃描)下載任何順序單元(寄存器)內(nèi)容的能力而不會(huì)影響掃描鏈系統(tǒng)的用途。


圖1是一說明一現(xiàn)有技術(shù)的簡(jiǎn)化微控制器的示意圖。
圖2是一說明一來自圖1的外圍設(shè)備的更詳細(xì)的現(xiàn)有技術(shù)實(shí)例的示意圖。
圖3是一說明使用一來自圖1的外圍設(shè)備實(shí)施的本發(fā)明的示意圖。
圖4是一說明使用一預(yù)定加擾函數(shù)的本發(fā)明一實(shí)施例的示意圖。
圖5是一說明使用一隨機(jī)加擾函數(shù)的本發(fā)明一實(shí)施例的示意圖。
圖6是一說明使用一隨機(jī)加擾函數(shù)的本發(fā)明一實(shí)施例的示意圖。
圖7是一說明一種實(shí)施本發(fā)明的方法的流程圖。
具體實(shí)施例方式
本發(fā)明的以下說明并非旨在將本發(fā)明的范圍限制為此等具體實(shí)施例，而是使所屬技術(shù)領(lǐng)域的技術(shù)人員能夠制造并使用本發(fā)明。
本發(fā)明可使用組合網(wǎng)絡(luò)來加擾存儲(chǔ)器單元，以便在使寄存器內(nèi)部的敏感材料更安全的同時(shí)使此方法能夠更方便地用于預(yù)先特征化的DFF或SDFF(例如寄存器內(nèi)部的那些DFF)。此外，在一組合網(wǎng)絡(luò)的情況下，本發(fā)明允許在一時(shí)鐘周期中加擾并解擾一寄存器的內(nèi)容?；蛘?，盡管所述順序算法可能需要多于一個(gè)時(shí)鐘周期來加擾并解擾寄存器內(nèi)容，但目標(biāo)寄存器前面及后面的一順序算法可取代所述組合網(wǎng)絡(luò)。
通過不將所述DFF插入掃描鏈以不對(duì)其進(jìn)行測(cè)試的方式可實(shí)現(xiàn)保護(hù)一寄存器內(nèi)容的目的。在一掃描測(cè)試中不缺乏機(jī)密性的情況下，本發(fā)明允許使用一簡(jiǎn)單的測(cè)試設(shè)計(jì)流程(全部掃描)。本發(fā)明可作為一配置寄存器使用在順序組件上，以保護(hù)其內(nèi)容不會(huì)輕易地被下載。
所述掃描鏈系統(tǒng)允許讀出寄存器內(nèi)容，同時(shí)所述寄存器可保存敏感或機(jī)密的數(shù)據(jù)。本發(fā)明對(duì)寄存器中的數(shù)據(jù)進(jìn)行加擾，以便難以將下載的數(shù)值與所述應(yīng)用的函數(shù)值進(jìn)行匹配。只有諸如電路制造者及設(shè)計(jì)者等少數(shù)人會(huì)知道所述加擾方法。如果使用隨機(jī)或偽隨機(jī)加擾，沒有人會(huì)從一函數(shù)角度知道確切的寄存器內(nèi)容。
圖3是一說明使用來自圖1的一外圍設(shè)備中的一配置寄存器實(shí)施的本發(fā)明的一實(shí)施例的示意圖。圖3中，地址子譯碼器200接收外圍設(shè)備選擇114、讀取/寫入信號(hào)117及地址總線110。地址子譯碼器通過允許寫入線206連接至配置寄存器202。配置寄存器202通過解擾單元310連接至處理邏輯。
加擾單元300耦合至數(shù)據(jù)總線116及配置寄存器202。加擾單元300被配置用于自數(shù)據(jù)總線116接收數(shù)據(jù)或加擾單元輸入，并配置用于以一預(yù)定的隨機(jī)或偽隨機(jī)方法加擾所述輸入。所述加擾數(shù)據(jù)被傳輸至配置寄存器202。如果掃描鏈系統(tǒng)126停止正常操作且讀出寄存器內(nèi)容，則僅有加擾數(shù)據(jù)會(huì)通過掃描寄存器輸出214及掃描鏈輸出132傳輸，從而保護(hù)寄存器內(nèi)容。
解擾單元310耦合至配置寄存器202，并被配置用于自配置寄存器202接收加擾數(shù)據(jù)。解擾單元310被配置用于以與加擾單元300加擾所述數(shù)據(jù)相反的方式解擾所述加擾數(shù)據(jù)。自解擾單元310輸出的數(shù)值應(yīng)與自數(shù)據(jù)總線116輸入的數(shù)值相同。雖然顯示加擾單元300與解擾單元310之間沒有直接連接，但所屬領(lǐng)域的技術(shù)人員應(yīng)明白，其可接收/共用一隨機(jī)或偽隨機(jī)產(chǎn)生的數(shù)值。
在一實(shí)施例中，一加擾函數(shù)工作如下。一第一組合網(wǎng)絡(luò)、加擾單元300使用函數(shù)F1，且一第二組合網(wǎng)絡(luò)、解擾單元310使用函數(shù)F2。如果X是來自數(shù)據(jù)總線116的一n位(n是一整數(shù))二進(jìn)制編碼輸入，則F1(X)是所述第一組合網(wǎng)絡(luò)的結(jié)果輸出值。
如果所述等二組合網(wǎng)絡(luò)是以串聯(lián)方式連接，Y是驅(qū)動(dòng)所述第二網(wǎng)絡(luò)的輸入的所述第一網(wǎng)絡(luò)的輸出，而Z是所述第二網(wǎng)絡(luò)的輸出(Y、X是二進(jìn)制數(shù)值)，則Y＝F1(X)，Z＝F2(Y)，及Z＝F2(F1(X))。
如果N是用于X、F1(X)及F2(X)的位大小，則可通過使Z＝X來求解F1與F2，例如F1(X)＝(X+1)mod 2N，及F2(X)＝(X-1)mod 2N。
因此，Z＝F2(F1(X))＝F2(X+1)＝(X+1)-1＝X及Z＝X。
F1(X)、F2(X)可從包括轉(zhuǎn)換表在內(nèi)的各種函數(shù)中選擇，其中每一X二進(jìn)制數(shù)值均以另一數(shù)值來編碼，或F1(X)可為一二進(jìn)制至格雷碼譯碼器且F2(X)是其相反函數(shù)格雷至二進(jìn)制碼。
圖4是一說明使用一預(yù)定加擾函數(shù)的本發(fā)明的一實(shí)施例的示意圖。加擾寄存器300包括反相器400與XOR 410。反相器400與XOR 410的數(shù)學(xué)函數(shù)是「+1模4」。如果加擾單元300的輸入D
與D[1]分別是「1」與「1」，則「11+1模4」等于「00」，且是加擾單元300的加擾單元輸出。所屬領(lǐng)域的技術(shù)人員將明白，可使用許多不同的函數(shù)來加擾并解擾數(shù)據(jù)，例如「+1模N」，N是任一整數(shù)。
處理邏輯204應(yīng)接收「11」的最初輸入數(shù)值，因此解擾單元310的反相器420與XNOR430產(chǎn)生數(shù)學(xué)函數(shù)「-1模4」。「00」的一解擾單元輸入成為「00-1模4」，其等于「11」。在一實(shí)施例中，加擾單元300產(chǎn)生一加擾單元輸出，其被加載至配置寄存器202中并傳輸至解擾單元310，而解擾單元310隨后產(chǎn)生一解擾輸出，以上均在一單一時(shí)鐘周期內(nèi)完成。
如果配置寄存器202是通過掃描鏈系統(tǒng)126下載，由于在解擾單元310已將所述加擾輸入數(shù)值解擾至來自116的原有輸入數(shù)值之前，掃描鏈系統(tǒng)126正在讀出此等數(shù)值，因此在讀取的數(shù)值與通過應(yīng)用配置的函數(shù)值之間將沒有一致性。
雖然圖4使用一反相器、XOR及XNOR門，但任何其中X＝Z的邏輯組合均適合。此外，所屬領(lǐng)域的技術(shù)人員將明白，數(shù)據(jù)總線116可具有一不同數(shù)量的位，且加擾單元300與解擾單元310能容納不同大小的數(shù)據(jù)總線。
圖5是一說明使用一隨機(jī)加擾函數(shù)的本發(fā)明一實(shí)施例的示意圖。加擾單元300包括(例如)二位加法器500。一數(shù)字產(chǎn)生器耦合至加擾單元300，所述數(shù)字產(chǎn)生器為隨機(jī)型或偽隨機(jī)型，例如數(shù)字產(chǎn)生器505。
數(shù)字產(chǎn)生器505向存儲(chǔ)單元510及加擾單元300輸出一數(shù)值。加擾單元300自數(shù)字產(chǎn)生器505接收所述輸出，且加法器500將此數(shù)字添加至從數(shù)據(jù)總線116接收的一二位數(shù)值中。隨后將所產(chǎn)生的和傳輸至配置寄存器202。例如，如果數(shù)字產(chǎn)生器505產(chǎn)生二進(jìn)制數(shù)值「01」，且加擾單元300在其D
及D[1]輸入處接收「11」，則所產(chǎn)生的和是「00」?！?0」是傳輸至配置寄存器202的二進(jìn)制數(shù)值。
存儲(chǔ)單元510保存從數(shù)字產(chǎn)生器505輸出的數(shù)值，以便每當(dāng)從數(shù)據(jù)總線116寫入新數(shù)據(jù)時(shí)，一來自寫入允許線206的信號(hào)會(huì)指令存儲(chǔ)單元510輸出所述新數(shù)值，否則存儲(chǔ)單元510會(huì)輸出在加擾單元300中使用的最后數(shù)值。
在一既定時(shí)鐘周期中，解擾單元310自存儲(chǔ)單元接收從數(shù)字產(chǎn)生器505傳輸至存儲(chǔ)單元510的二進(jìn)制數(shù)值。繼續(xù)上述實(shí)例，在從加擾單元300接收數(shù)值「00」之后，配置寄存器202將數(shù)值「00」傳送至解擾單元310。解擾單元310包括二位減法器520，因此，解擾單元310將數(shù)值「01」從「00」中減去。在解擾單元310接收數(shù)值「00」的相同時(shí)鐘周期中，數(shù)字產(chǎn)生器505產(chǎn)生數(shù)值「01」，并存儲(chǔ)于存儲(chǔ)單元510中。所得結(jié)果是「11」，此是在時(shí)鐘周期開始時(shí)從數(shù)據(jù)總線116輸出的原有數(shù)值。
在一實(shí)施例中，存儲(chǔ)單元510包括多路復(fù)用器530與DFF 540。
每當(dāng)通過數(shù)據(jù)總線116被寫入時(shí)，配置寄存器202的內(nèi)容均會(huì)發(fā)生改變。在下一實(shí)施例中，不論是否被寫入，配置寄存器202的內(nèi)容在每一時(shí)鐘周期中均會(huì)改變。
圖6是說明使用一隨機(jī)加擾函數(shù)的本發(fā)明一實(shí)施例的示意圖。在正常操作過程中，數(shù)據(jù)總線116向多路復(fù)用器600傳送數(shù)據(jù)。多路復(fù)用器600從允許寫入線206接收一寫入允許信號(hào)，并將從數(shù)據(jù)總線116接收的數(shù)據(jù)傳輸至加擾單元300。加擾單元300從數(shù)字產(chǎn)生器505接收一隨機(jī)或偽隨機(jī)數(shù)字，并使用加法器500將此數(shù)字添加至從多路復(fù)用器600接收的數(shù)據(jù)中。在此實(shí)例中，所述數(shù)字是一二位二進(jìn)制數(shù)字。所產(chǎn)生的加擾數(shù)字被傳輸至配置寄存器610。配置寄存器610將每一個(gè)所述二位加擾數(shù)字的一個(gè)位加載每一個(gè)SDFF的一個(gè)中。
DFF 630亦從數(shù)字產(chǎn)生器505接收所述隨機(jī)或偽隨機(jī)數(shù)字，并且在DFF 630接收所述數(shù)字的相同時(shí)鐘周期中，DFF 630將所述數(shù)字傳輸至解擾單元310。解擾單元310自DFF 630接收所述隨機(jī)或偽隨機(jī)數(shù)字，且其自SDFF 620接收所述加擾內(nèi)容。解擾單元使用減法器525將所述隨機(jī)或偽隨機(jī)數(shù)字從所述加擾數(shù)字中減去。解擾單元310將所述已解擾數(shù)值輸出至處理邏輯204及多路復(fù)用器600。
在一其中沒有從數(shù)據(jù)總線116至多路復(fù)用器600的「寫入」操作的時(shí)鐘周期中，多路復(fù)用器600僅接收來自解擾單元310的解擾輸出。如果沒有來自允許寫入線206的寫入允許信號(hào)，多路復(fù)用器600選擇所述已解擾輸出并將其傳輸至加擾單元300。加擾單元300接收來自數(shù)字產(chǎn)生器505的一隨機(jī)或偽隨機(jī)數(shù)字并接收所述已解擾輸出，并將其添加及載入SDFF 620中。此舉的效果是在每一時(shí)鐘周期中以一新數(shù)字來重新加擾來自解擾單元310的所述已解擾輸出。
所屬領(lǐng)域的技術(shù)人員將明白，數(shù)字產(chǎn)生器505可以是另一配置寄存器、一并非掃描鏈系統(tǒng)126一部分、一有限狀態(tài)機(jī)狀態(tài)旗標(biāo)、中斷旗標(biāo)的輸出的可配置寄存器或任何其它隨機(jī)或可決定數(shù)值產(chǎn)生器。由于具有一可變并且連續(xù)的加擾函數(shù)，加載于配置寄存器610中的敏感或機(jī)密材料更難以恢復(fù)。
圖7是一說明一種在一集成電路中加擾順序單元內(nèi)容的方法的流程圖。在區(qū)塊700中，加擾所述數(shù)據(jù)。在區(qū)塊710中，將所述加擾數(shù)據(jù)加載至一順序單元中。在區(qū)塊720中，從所述順序單元中卸載所述加擾數(shù)據(jù)。在區(qū)塊730中，解擾所述數(shù)據(jù)。
本發(fā)明的一優(yōu)點(diǎn)是，用于加擾及解擾所述寄存器的所述組合網(wǎng)絡(luò)具有一低門數(shù)，從而允許其更容易安裝在一集成電路中并保持其低成本。
根據(jù)前述說明與所述圖式及權(quán)利要求書，任何所屬領(lǐng)域的技術(shù)人員將明白，可對(duì)本發(fā)明進(jìn)行修改及改變，而不致脫離以下權(quán)利要求書中所界定的本發(fā)明范疇。
權(quán)利要求
1.一種用于加擾一順序單元中的數(shù)據(jù)的系統(tǒng)，所述順序單元經(jīng)配置以從一數(shù)據(jù)總線接收所述數(shù)據(jù)，所述系統(tǒng)包括一加擾單元，其耦合至所述順序單元及所述數(shù)據(jù)總線，所述加擾單元經(jīng)配置以從所述數(shù)據(jù)總線接收一加擾單元輸入并產(chǎn)生與所述加擾單元輸入不同的一加擾單元輸出，其中所述加擾單元輸出被傳輸至所述順序單元；及一解擾單元，其耦合至所述順序單元并經(jīng)配置以從所述順序單元接收一解擾單元輸入并產(chǎn)生與所述解擾單元輸入不同的一解擾單元輸出，其中所述解擾單元輸出與所述加擾單元輸入相等。
2.如權(quán)利要求1所述的系統(tǒng)，其中所述順序單元包括一D正反器(flip-flop)。
3.如權(quán)利要求1所述的系統(tǒng)，其中所述順序單元是一配置寄存器。
4.如權(quán)利要求1所述的系統(tǒng)，其中所述加擾單元經(jīng)配置以使用一隨機(jī)數(shù)值產(chǎn)生所述加擾單元輸出。
5.如權(quán)利要求1所述的系統(tǒng)，其中所述加擾單元通過使用下述加擾操作操控所述加擾單元輸入來產(chǎn)生所述加擾單元輸出+1模N，N是一整數(shù)。
6.如權(quán)利要求5所述的系統(tǒng)，其中所述加擾單元進(jìn)一步包括一反相器與一XOR門。
7.如權(quán)利要求5所述的系統(tǒng)，其中所述解擾單元是通過使用下述解擾操作操控所述解擾單元輸入來產(chǎn)生所述解擾單元輸出-1模N，N是一整數(shù)。
8.如權(quán)利要求7所述的系統(tǒng)，其中所述解擾單元進(jìn)一步包括一反相器與一XNOR門。
9.如權(quán)利要求1所述的系統(tǒng)，其中所述加擾單元是通過使用一加擾函數(shù)操控所述加擾單元輸入來產(chǎn)生所述加擾單元輸出，且所述解擾單元是通過使用一解擾函數(shù)操控所述解擾單元輸入來產(chǎn)生所述解擾單元輸出，其中所述解擾單元函數(shù)是所述加擾單元函數(shù)的反函數(shù)。
10.如權(quán)利要求9所述的系統(tǒng)，其中所述加擾單元接收一數(shù)字，且所述加擾函數(shù)經(jīng)配置以使用所述數(shù)字來操控所述加擾單元輸入。
11.如權(quán)利要求10所述的系統(tǒng)，其中所述解擾單元接收所述數(shù)字，且所述解擾函數(shù)經(jīng)配置以使用所述數(shù)字來操控所述解擾單元輸入。
12.如權(quán)利要求11所述的系統(tǒng)，其進(jìn)一步包括一數(shù)字產(chǎn)生器，其經(jīng)配置以產(chǎn)生所述數(shù)字；及一存儲(chǔ)單元，其經(jīng)配置以存儲(chǔ)用于所述解擾單元的所述數(shù)字。
13.如權(quán)利要求12所述的系統(tǒng)，其中所述數(shù)字產(chǎn)生器是一隨機(jī)序列產(chǎn)生器。
14.如權(quán)利要求12所述的系統(tǒng)，其中所述存儲(chǔ)單元是一耦合至一D正反器的多路復(fù)用器。
15.如權(quán)利要求12所述的系統(tǒng)，其中所述順序單元接收一時(shí)鐘信號(hào)，并經(jīng)配置以在所述時(shí)鐘信號(hào)界定的間隔內(nèi)接收數(shù)據(jù)，其中所述存儲(chǔ)單元與所述數(shù)字產(chǎn)生器接收所述時(shí)鐘信號(hào)，且所述加擾單元經(jīng)配置以在所述時(shí)鐘信號(hào)與一數(shù)據(jù)接收所界定的間隔內(nèi)向所述順序單元傳輸加擾單元輸出。
16.如權(quán)利要求11所述的系統(tǒng)，其中所述加擾單元進(jìn)一步包括一用于多路復(fù)用的構(gòu)件，其經(jīng)配置以接收所述加擾單元輸入及所述解擾單元輸出。
17.如權(quán)利要求16所述的系統(tǒng)，其進(jìn)一步包括一數(shù)字產(chǎn)生器，其經(jīng)配置以產(chǎn)生所述數(shù)字；及一存儲(chǔ)單元，其經(jīng)配置以存儲(chǔ)用于所述解擾單元的所述數(shù)字。
18.如權(quán)利要求17所述的系統(tǒng)，其中所述數(shù)字產(chǎn)生器是一隨機(jī)序列產(chǎn)生器。
19.如權(quán)利要求17所述的系統(tǒng)，其中所述存儲(chǔ)單元是一D正反器。
20.如權(quán)利要求17所述的系統(tǒng)，其進(jìn)一步包括一引導(dǎo)構(gòu)件，其用于將來自所述解擾單元的輸出引導(dǎo)至所述加擾單元的所述輸入，其中所述順序單元接收一時(shí)鐘信號(hào)并經(jīng)配置以在所述時(shí)鐘信號(hào)所界定的間隔內(nèi)接收數(shù)據(jù)，其中所述存儲(chǔ)單元與所述數(shù)字產(chǎn)生器接收所述時(shí)鐘信號(hào)，并且所述加擾單元經(jīng)配置以在所述時(shí)鐘信號(hào)所界定的間隔內(nèi)向所述順序單元傳輸加擾單元輸出，如果沒有來自所述數(shù)據(jù)總線的加擾單元輸入，則所述加擾單元使用所述解擾單元輸出作為加擾單元輸入。
21.如權(quán)利要求20所述的系統(tǒng)，其中用于將來自所述解擾單元的輸出引導(dǎo)至所述加擾單元的所述輸入的所述引導(dǎo)構(gòu)件是一多路復(fù)用器。
22.一種具有一順序單元的微控制器，所述順序單元經(jīng)配置以從一數(shù)據(jù)總線接收數(shù)據(jù)，一用于在所述順序單元中加擾所述數(shù)據(jù)的系統(tǒng)包括一加擾單元，其耦合至所述順序單元及所述數(shù)據(jù)總線，所述加擾單元經(jīng)配置以從所述數(shù)據(jù)總線接收一加擾單元輸入并產(chǎn)生與所述加擾單元輸入不同的一加擾單元輸出，其中所述加擾單元輸出被傳輸至所述順序單元；及一解擾單元，其耦合至所述寄存器并經(jīng)配置以從所述順序單元接收一解擾單元輸入并產(chǎn)生與所述解擾單元輸入不同的一解擾單元輸出，其中所述解擾單元輸出與所述加擾單元輸入相等。
23.如權(quán)利要求22所述的微控制器，其進(jìn)一步包括一耦合至所述微控制器的外圍模塊，其中所述順序單元是所述外圍模塊中的一配置寄存器。
24.如權(quán)利要求22所述的微控制器，其中所述順序單元存儲(chǔ)一數(shù)字信號(hào)處理算法的一參數(shù)。
25.如權(quán)利要求22所述的微控制器，其中所述順序單元是一密碼算法的一密鑰。
26.如權(quán)利要求22所述的微控制器，其中所述順序單元是所述系統(tǒng)總線的一臨時(shí)數(shù)值。
27.一種具有一寄存器的微型計(jì)算機(jī)，所述寄存器經(jīng)配置以從一數(shù)據(jù)總線接收數(shù)據(jù)，一用于加擾所述寄存器中所述數(shù)據(jù)的系統(tǒng)包括一加擾單元，其耦合至所述寄存器及所述數(shù)據(jù)總線，所述加擾單元經(jīng)配置以從所述數(shù)據(jù)總線接收一加擾單元輸入并產(chǎn)生與所述加擾單元輸入不同的一加擾單元輸出，其中所述加擾單元輸出被傳輸至所述寄存器；及一解擾單元，其耦合至所述寄存器并經(jīng)配置以從所述順序單元接收一解擾單元輸入并產(chǎn)生與所述解擾單元輸入不同的一解擾單元輸出，其中所述解擾單元輸出與所述加擾單元輸入相等。
28.一種加擾一集成電路中的一順序單元的方法，其包含對(duì)數(shù)據(jù)進(jìn)行加擾；將所述加擾數(shù)據(jù)加載至一順序單元中；從所述順序單元中卸載所述加擾數(shù)據(jù)；及解擾所述數(shù)據(jù)。
29.如權(quán)利要求28所述的方法，其中所述順序單元是一寄存器且所述集成電路是一微控制器。
30.如權(quán)利要求28所述的方法，其中加擾包括在所述數(shù)據(jù)上執(zhí)行所述數(shù)學(xué)函數(shù)「+1模N」，N是一整數(shù)。
31.如權(quán)利要求28所述的方法，其進(jìn)一步包括產(chǎn)生一數(shù)字；及其中加擾所述數(shù)據(jù)進(jìn)一步包括使用所述數(shù)字來操控所述數(shù)據(jù)。
32.如權(quán)利要求31所述的方法，其中將所述加擾數(shù)據(jù)加載至一順序單元中發(fā)生在每一時(shí)鐘周期中。
33.如權(quán)利要求31所述的方法，其中將所述加擾數(shù)據(jù)加載至一順序單元中發(fā)生在將要加擾新數(shù)據(jù)的每一時(shí)鐘周期中。
全文摘要
本發(fā)明提供一種用于加擾一順序單元中的數(shù)據(jù)的系統(tǒng)。所述順序單元是配置用以自一數(shù)據(jù)總線接收所述數(shù)據(jù)。一加擾單元與所述順序單元及所述數(shù)據(jù)總線相耦合。所述加擾單元是配置用以從所述數(shù)據(jù)總線接收一加擾單元輸入，并產(chǎn)生與所述加擾單元輸入不同的一加擾單元輸出。所述加擾單元輸出被傳輸至所述順序單元。一解擾單元與所述順序單元相耦合并配置用以從所述順序單元接收一解擾單元輸入，并產(chǎn)生與所述解擾單元輸入不同的一解擾單元輸出。所述解擾單元輸出與所述加擾單元輸入相等。
文檔編號(hào)G06F21/85GK101065733SQ200480024043
公開日2007年10月31日 申請(qǐng)日期2004年7月8日 優(yōu)先權(quán)日2003年7月9日
發(fā)明者阿蘭·韋爾涅 申請(qǐng)人:艾梅爾公司