專(zhuān)利名稱(chēng)：多管芯處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及信息處理系統(tǒng)，更具體地，涉及其邏輯被劃分在多個(gè)堆疊管芯(die)中的處理器。
背景技術(shù)：
諸如蜂窩電話(huà)、筆記本電腦之類(lèi)的電子設(shè)備一般包含許多安裝在印刷電路板(PCB)上的集成電路(IC)封裝件。IC封裝件一般包括襯底或引線(xiàn)框架上的單個(gè)IC管芯。管芯和襯底被包封在諸如塑料之類(lèi)的材料中。被包封的封裝件然后被安裝到諸如PCB之類(lèi)的其他襯底上。已經(jīng)應(yīng)用了各種封裝方法來(lái)提高這樣的電子設(shè)備的性能。
多芯片模塊(MCM)是一種IC封裝件，它在普通襯底上包含互連的兩個(gè)或多個(gè)“裸”集成電路管芯或未封裝的集成電路管芯。因?yàn)镸CM一般以橫向相鄰的方式在單個(gè)封裝內(nèi)安裝有多個(gè)獨(dú)立IC管芯，所以可以減小使用MCM的電子設(shè)備的尺寸。
片上系統(tǒng)(SoC)技術(shù)是將一個(gè)“系統(tǒng)”(例如蜂窩電話(huà)或數(shù)碼相機(jī))必需的電子電路和元件中的大部分或者全部封裝在單個(gè)IC管芯上。例如，用于聲音檢測(cè)設(shè)備的片上系統(tǒng)可以在單個(gè)IC管芯上包括音頻接收器、模數(shù)轉(zhuǎn)換器、微處理器、存儲(chǔ)器和輸入/輸出控制邏輯。
另一類(lèi)試圖減少I(mǎi)C封裝件的覆蓋區(qū)(footprint)和體積的IC封裝件結(jié)構(gòu)被稱(chēng)為堆疊式芯片規(guī)模封裝(堆疊式CSP)。堆疊式CSP實(shí)質(zhì)上是空間效率高的MCM，其中多個(gè)管芯被堆疊(以面對(duì)背的方向)并被集成到單個(gè)封裝件中。堆疊式CSP封裝使得移動(dòng)電話(huà)和其他便攜式設(shè)備的制造商通過(guò)在單個(gè)封裝件內(nèi)垂直地堆疊不同種類(lèi)的管芯，例如堆疊閃存和SRAM(靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器)管芯，使他們的產(chǎn)品變得更小。通過(guò)利用在單個(gè)封裝件中垂直安裝了兩個(gè)或更多個(gè)不同種類(lèi)IC管芯的堆疊式CSP產(chǎn)品，所生產(chǎn)的無(wú)線(xiàn)設(shè)備相對(duì)于用傳統(tǒng)單管芯封裝件制成的設(shè)備，可以具有更低的成本、重量和板空間。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供了一種裝置，包括具有第一正面和第一背面的第一管芯，所述第一管芯包括第一邏輯部分；具有第二正面和第二背面的第二管芯，所述第二管芯包括第二邏輯部分；所述第一和第二管芯彼此正面相對(duì)地耦合在一起；其中，所述第一邏輯部分和所述第二邏輯部分將協(xié)作執(zhí)行指令。
根據(jù)本發(fā)明的另一個(gè)方面，一種處理器，包括在第一管芯上的第一分區(qū)；在第二管芯上的第二分區(qū)；和執(zhí)行邏輯，用于調(diào)用所述第一分區(qū)和所述第二分區(qū)以執(zhí)行與指令相關(guān)聯(lián)的執(zhí)行操作。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種裝置，包括第一管芯，所述第一管芯包括執(zhí)行單元和第一陣列片(array fraction)；和第二管芯，所述第二管芯包括第二陣列片，所述第二陣列片通過(guò)管芯到管芯耦合被耦合到所述第一寄存器文件片，以連同所述第一陣列片一起作為陣列來(lái)協(xié)作操作。


參考下面的附圖可以理解本發(fā)明，在附圖中類(lèi)似的元素用類(lèi)似的標(biāo)號(hào)表示。這些附圖不是限制性的，而是被提供來(lái)圖示多管芯處理器裝置和系統(tǒng)的經(jīng)選擇的實(shí)施例，其中所述多管芯處理器的處理器邏輯被劃分在多個(gè)管芯中。
圖1是呈現(xiàn)公開(kāi)特征的多管芯處理器的至少一個(gè)實(shí)施例的框圖。
圖2是圖示了多管芯處理器的至少一個(gè)實(shí)施例的進(jìn)一步細(xì)節(jié)的框圖。
圖3是圖示了示例性指令執(zhí)行流水線(xiàn)的至少一個(gè)實(shí)施例的數(shù)據(jù)流圖。
圖4是圖示了加載訪(fǎng)問(wèn)數(shù)據(jù)通道的數(shù)據(jù)流圖。
圖5是圖示了調(diào)度執(zhí)行數(shù)據(jù)通道的數(shù)據(jù)流圖。
圖6是圖示了在多個(gè)管芯的正面上的導(dǎo)電元件的框圖。
圖7是圖示了示例性的標(biāo)量單管芯處理器的邏輯的示例標(biāo)量平面布局圖的框圖。
圖8是圖示了圖7中所圖示的邏輯在兩個(gè)面對(duì)面堆疊管芯之間的劃分和分配的至少一個(gè)實(shí)施例的框圖。
圖9是多管芯處理器的至少一個(gè)實(shí)施例的長(zhǎng)度縮短的加載訪(fǎng)問(wèn)數(shù)據(jù)通道的平面圖。
圖10是多管芯處理器的至少一個(gè)實(shí)施例的長(zhǎng)度縮短的調(diào)度執(zhí)行數(shù)據(jù)通道的平面圖。
圖11是圖示了根據(jù)至少一個(gè)實(shí)施例的在兩個(gè)面對(duì)面堆疊管芯之間劃分的處理器邏輯塊之間的鋸齒形數(shù)據(jù)通道的框圖。
圖12是圖示了在兩個(gè)面對(duì)面堆疊管芯之間劃分的被拆分陣列的至少一個(gè)實(shí)施例的框圖。
圖13是在兩個(gè)面對(duì)面堆疊管芯之間劃分的被拆分執(zhí)行邏輯的至少一個(gè)實(shí)施例的框圖。
圖14是在兩個(gè)面對(duì)面堆疊管芯之間劃分的被拆分調(diào)度邏輯的至少一個(gè)實(shí)施例的框圖。
圖15是在兩個(gè)面對(duì)面堆疊管芯之間劃分的被拆分浮點(diǎn)執(zhí)行邏輯的至少一個(gè)實(shí)施例的框圖。
圖16是在兩個(gè)面對(duì)面堆疊管芯之間劃分的被拆分地址生成邏輯的至少一個(gè)實(shí)施例的框圖。
圖17是圖示了包括多管芯處理器的處理系統(tǒng)的至少一個(gè)實(shí)施例的框圖。
具體實(shí)施例方式
這里描述了多管芯處理器裝置和系統(tǒng)的經(jīng)選擇的實(shí)施例。在下面的描述中，列出了許多具體細(xì)節(jié)以提供對(duì)本發(fā)明的更徹底的理解，這些細(xì)節(jié)例如部件間通信機(jī)制、具體流水線(xiàn)階段、被拆分邏輯的重疊配置等。但是，應(yīng)該理解，沒(méi)有這些具體細(xì)節(jié)，本領(lǐng)域的技術(shù)人員也可以實(shí)施本發(fā)明。另外，沒(méi)有詳細(xì)示出某些公知的結(jié)構(gòu)、電路等，以避免不必要地模糊本發(fā)明。
這里公開(kāi)了將一起來(lái)實(shí)現(xiàn)處理器設(shè)備的多個(gè)管芯堆疊在單個(gè)封裝件中的封裝方法。例如，通過(guò)在共同工作以協(xié)作執(zhí)行指令的兩個(gè)堆疊管芯之間拆分處理器核心的邏輯，可以實(shí)現(xiàn)處理器性能(例如，以每時(shí)鐘周期指令數(shù)測(cè)量)、發(fā)熱和功率管理中的高效。
圖1是用于執(zhí)行一個(gè)或多個(gè)指令的多管芯處理器核心100的框圖。處理器核心可以是通用或?qū)Ｓ梦⑻幚砥?、?shù)字信號(hào)處理器、圖像處理器、通信處理器、網(wǎng)絡(luò)處理器或任何其他執(zhí)行一個(gè)或多個(gè)指令的處理器。圖1圖示出處理器封裝件100包括第一管芯102和第二管芯104。第一和第二管芯協(xié)作工作以執(zhí)行指令。就是說(shuō)，管芯102、104都不是完整功能的處理器；處理器的功能被“拆分”在兩個(gè)管芯102、104之間。
第一管芯102和第二管芯104中的每個(gè)的至少一個(gè)實(shí)施例具有正面和背面。“正面”是指其上形成有集成電路的管芯面。該正面可以是指擁有活性硅的管芯面。管芯的“背面”是擁有諸如熱沉(heat sink)、C4 I/O突點(diǎn)、襯底等的可以耦合到其他結(jié)構(gòu)的非活性物質(zhì)(例如硅襯底)的那一面。
從圖1可以看到第一管芯102和第二管芯104的至少一個(gè)實(shí)施例以面對(duì)面方向被耦合到一起。第一管芯102和第二管芯104的正面可以經(jīng)由導(dǎo)電接口耦合在一起，而并非采用環(huán)氧樹(shù)脂和其他基于粘附的耦合機(jī)制。對(duì)于至少一個(gè)實(shí)施例，第一管芯102正面上的導(dǎo)電元件106被耦合到第二管芯104正面上的導(dǎo)電元件108。例如，相應(yīng)的導(dǎo)電元件106、108可以是銅過(guò)孔，它們可以被接合在一起以建立導(dǎo)電的管芯間接口(見(jiàn)圖2的275)。
簡(jiǎn)要參考圖6，進(jìn)一步圖示了第一管芯602和第二管芯604上的導(dǎo)電元件106和108的放置的選擇范圍。圖6圖示了第一管芯602和第二管芯604的正面。應(yīng)該注意到，導(dǎo)電元件106、108可以被放置在各自的管芯602、604正面上的任何位置。雖然圖6圖示了覆蓋每個(gè)管芯602、604整個(gè)正面的多個(gè)導(dǎo)電元件106、108，但是本領(lǐng)域的技術(shù)人員會(huì)認(rèn)識(shí)到，每個(gè)管芯602、604的正面區(qū)域的任何子集可以包括導(dǎo)電元件106、108。
圖6圖示出每個(gè)管芯602、604具有周邊區(qū)606和中央?yún)^(qū)608。第一管芯602的導(dǎo)電元件106可以被放置在管芯中央?yún)^(qū)608a內(nèi)和/或沿著管芯周邊區(qū)606a放置。類(lèi)似地，第二管芯604的導(dǎo)電元件108也可以被放置在沿管芯604正面的任何地方，包括管芯604的中央?yún)^(qū)和/或周邊區(qū)。結(jié)果，兩個(gè)管芯的正面都沒(méi)有“排除(keep out)”的區(qū)域。相應(yīng)地，第一和第二管芯602、604可以具有相同的尺寸和形狀。這樣當(dāng)它們?cè)诒欢询B時(shí)，可以彼此完全重疊。在其他實(shí)施例中，可以使用不同的尺寸和形狀，以及/或者重疊可以是更受限的或是局部的。
圖2是圖示了根據(jù)公開(kāi)的技術(shù)制造的多管芯處理器的至少一個(gè)實(shí)施例200的進(jìn)一步細(xì)節(jié)的框圖。第一管芯102的正面包括活性硅層203和一個(gè)或多個(gè)金屬層214。第二管芯104的正面也包括活性硅層205和一個(gè)或多個(gè)金屬層216。
圖2還圖示出管芯102、104的每一個(gè)的背面分別包括一層非活性體硅220、230。第一管芯102的背面還可以包括一個(gè)或多個(gè)背面過(guò)孔233，用于提供從第一管芯102正面上的活性硅203到金屬輸入/輸出(I/O)焊接突點(diǎn)212的通信通道。過(guò)孔233可以由例如銅制成。
I/O突點(diǎn)212提供用于與諸如處理系統(tǒng)接口部分(見(jiàn)圖17的1704)之類(lèi)的多管芯處理器200的外部結(jié)構(gòu)通信的裝置。接口部分可以被耦合到可能在兩個(gè)管芯上都存在的I/O突點(diǎn)212上。或者，I/O突點(diǎn)212可以只存在于兩個(gè)管芯中的一個(gè)上，例如在圖2所示的第一管芯102上。相應(yīng)地，接口部分可以只被耦合到多個(gè)管芯中的一個(gè)上。與I/O突點(diǎn)212相通信的接口部分可以向多管芯處理器200提供與處理系統(tǒng)其他部件通信的機(jī)制。例如，接口部分和I/O突點(diǎn)212可以促進(jìn)處理器200和存儲(chǔ)器系統(tǒng)(見(jiàn)圖17的1750)之間的通信，以處理來(lái)自處理器的存儲(chǔ)器訪(fǎng)問(wèn)請(qǐng)求。
圖2圖示出第二管芯104的非活性硅230背面層可以被耦合到熱沉210。
圖3是圖示了處理器的示例執(zhí)行流水線(xiàn)300的流程框圖。圖3中圖示的示例性執(zhí)行流水線(xiàn)300包括下列階段指令指針生成302、指令取304、指令譯碼306、寄存器重命名308、調(diào)度312、執(zhí)行313、指令退役(retirement)314。圖3中所圖示的流水線(xiàn)300只是示例性的；這里描述的技術(shù)可以被用于任何處理器。對(duì)于其中處理器利用執(zhí)行流水線(xiàn)300的實(shí)施例，流水線(xiàn)300的階段可以以不同于圖3描述的順序出現(xiàn)，或者可以被拆分為更多的、不同的或其他的階段。
這里公開(kāi)的技術(shù)可以用于這樣的處理器該處理器的流水線(xiàn)300可以包括與圖3中所圖示的流水線(xiàn)階段不同的或額外的流水線(xiàn)階段。例如，流水線(xiàn)300的另外的實(shí)施例可以包括用于循環(huán)、擴(kuò)展、異常檢測(cè)等的額外的流水線(xiàn)階段。此外，EPIC(顯式并行指令計(jì)算)型處理器可以包括不同的流水線(xiàn)階段，例如字線(xiàn)譯碼階段、體系結(jié)構(gòu)重命名階段等，這些流水線(xiàn)階段出現(xiàn)在用于在其指令集中包括可變長(zhǎng)度指令的處理器的流水線(xiàn)中。此外，某些處理器也可以不包括用于將指令譯碼為微操作的譯碼段306。
圖4和圖5圖示出在指令執(zhí)行期間，可以隨之出現(xiàn)通過(guò)流水線(xiàn)300的各種數(shù)據(jù)通道。這些通道中的某些可以構(gòu)成性能關(guān)鍵的數(shù)據(jù)環(huán)(dataloop)。例如，圖4圖示出在加載指令的執(zhí)行期間，可以隨之出現(xiàn)在執(zhí)行流水線(xiàn)階段313期間從加載/存儲(chǔ)執(zhí)行單元(未示出)到數(shù)據(jù)高速緩存365的加載訪(fǎng)問(wèn)數(shù)據(jù)通道420。這樣的加載訪(fǎng)問(wèn)數(shù)據(jù)通道420是性能關(guān)鍵的環(huán)，因?yàn)檐浖a中固有的數(shù)據(jù)依存性——某些較晚的指令直到較早的加載指令的數(shù)據(jù)從存儲(chǔ)器被讀取并對(duì)該較晚的指令可用時(shí)，才能被執(zhí)行。
類(lèi)似地，在處理器的指令執(zhí)行期間可以發(fā)生其他性能關(guān)鍵的環(huán)。例如，圖5圖示出調(diào)度執(zhí)行數(shù)據(jù)通道520也可能是性能關(guān)鍵的環(huán)。同樣，這樣的調(diào)度執(zhí)行數(shù)據(jù)通道520可能是性能關(guān)鍵的環(huán)，由于軟件代碼中固有的數(shù)據(jù)依存性——某些較晚的指令(消費(fèi)者)直到較早的指令(生產(chǎn)者)已經(jīng)計(jì)算了將由消費(fèi)者指令使用的寄存器值才能被執(zhí)行。
例如，諸如圖1和圖2中分別圖示的實(shí)施例100、200之類(lèi)的多管芯處理器可以在多個(gè)管芯之間被劃分，使得可以縮短關(guān)鍵數(shù)據(jù)通道。例如，可以通過(guò)在面對(duì)面的第一和第二管芯之間慎重地劃分和分配處理器邏輯，縮短圖4和圖5中分別圖示的加載訪(fǎng)問(wèn)通道420和調(diào)度執(zhí)行通道520。
例如，圖7圖示了示例標(biāo)量處理器布局圖，其中處理器的邏輯被分配給單個(gè)管芯700。圖7圖示了在圖4和圖5中分別圖示的數(shù)據(jù)通道420、520。加載訪(fǎng)問(wèn)數(shù)據(jù)通道420在通用寄存器文件702處開(kāi)始，接著通過(guò)執(zhí)行單元邏輯塊704中的加載/存儲(chǔ)執(zhí)行單元，接著進(jìn)入數(shù)據(jù)高速緩存706以獲取加載數(shù)據(jù)。穿過(guò)執(zhí)行單元邏輯704到達(dá)數(shù)據(jù)高速緩存706的延時(shí)用參考標(biāo)號(hào)732表示。一旦從數(shù)據(jù)高速緩存706讀取了加載數(shù)據(jù)，數(shù)據(jù)就被返回到執(zhí)行邏輯704的前端。從數(shù)據(jù)高速緩存706獲取希望的加載數(shù)據(jù)到執(zhí)行邏輯704的前端的延時(shí)用參考標(biāo)號(hào)730表示。
考慮調(diào)度執(zhí)行數(shù)據(jù)通道520，圖7圖示了示例標(biāo)量處理器邏輯700上的這樣的通道520。圖7圖示出該通道520的數(shù)據(jù)在調(diào)度邏輯708處開(kāi)始，依次通過(guò)通用寄存器文件702、執(zhí)行邏輯704、數(shù)據(jù)高速緩存706，然后回到調(diào)度邏輯708。
圖8圖示了諸如圖7中圖示的示例處理器邏輯之類(lèi)的處理器邏輯的至少一個(gè)實(shí)施例，該處理器邏輯被分配在兩個(gè)分立的管芯802、804之間。雖然圖8中圖示了具體的邏輯分配，但是應(yīng)該理解，圖8只是被用于表現(xiàn)如下的一般目的舉例說(shuō)明處理器的指令處理邏輯可以在兩個(gè)或多個(gè)管芯之間被拆分。如圖8中所圖示的在第一和第二管芯802、804間的處理器邏輯的具體分配不應(yīng)該被看作是限制的。
可以設(shè)計(jì)至少一種用于在兩個(gè)管芯802、804間分配處理器邏輯的分配方案，例如出于改善功率密度的考慮。就是說(shuō)，處理器經(jīng)常努力達(dá)到一個(gè)等于或小于預(yù)定閾值的每區(qū)域電流值。相對(duì)高的功率密度區(qū)需要相對(duì)大的電流量。通過(guò)將高功率密度區(qū)的一部分邏輯分配到第一管芯，并將高功率密度區(qū)的其余部分邏輯保持在第二管芯，可以緩解對(duì)該區(qū)域的實(shí)施方式的限制，而產(chǎn)生較低功率密度的設(shè)計(jì)。這種劃分高功率密度區(qū)邏輯以減少其覆蓋區(qū)并及降低其功耗的能力只是圖8所圖示的堆疊方法的一個(gè)優(yōu)點(diǎn)。如下文馬上就要解釋的那樣，這樣的方法還可以實(shí)現(xiàn)其他優(yōu)點(diǎn)。
圖8圖示出圖7中所圖示的標(biāo)量處理器管芯700的指令處理邏輯可以被劃分，使得執(zhí)行邏輯704被劃分到第一管芯802，而數(shù)據(jù)高速緩存706被劃分到第二管芯804。執(zhí)行邏輯704可以被放置在第一管芯802的正面上，數(shù)據(jù)高速緩存706可以被放置在第二管芯804的正面上。數(shù)據(jù)高速緩存邏輯706和執(zhí)行邏輯704可以進(jìn)一步被劃分，使得當(dāng)?shù)谝还苄?02被堆疊在第二管芯804頂部上時(shí)，數(shù)據(jù)高速緩存邏輯706與執(zhí)行邏輯704重疊。例如，邏輯可以被劃分，使得當(dāng)兩個(gè)管芯802、804被堆疊時(shí)，數(shù)據(jù)高速緩存706的前沿830與執(zhí)行邏輯704的前沿820重疊。
圖8中還圖示了標(biāo)量處理器邏輯的進(jìn)一步劃分。例如，圖7中所圖示的調(diào)度邏輯708已經(jīng)被劃分到兩個(gè)邏輯部分708a和708b中，這兩個(gè)邏輯部分已經(jīng)被分配到分立的管芯。另外，圖8圖示出L3高速緩存可以被劃分在兩個(gè)管芯中，同樣，存儲(chǔ)器控制器(“mem”)、L2高速緩存、退役邏輯(“ret”)、整數(shù)寄存器文件(“ireg”)、浮點(diǎn)寄存器文件(“freg”)、輸入/輸出邏輯(“I/O”)、取邏輯(“取”)、浮點(diǎn)執(zhí)行邏輯(“fp”)和指令隊(duì)列邏輯(“iq”)也可以被劃分。
轉(zhuǎn)到圖9，在圖8中圖示的多管芯方法下，圖4和圖7中圖示的加載訪(fǎng)問(wèn)環(huán)420的新數(shù)據(jù)通道420a更短，且更具時(shí)間效率。具體地說(shuō)，圖9圖示了一個(gè)實(shí)施例的加載訪(fǎng)問(wèn)數(shù)據(jù)通道420，其中，處理器的邏輯已經(jīng)被拆分，使得第二管芯904的數(shù)據(jù)高速緩存706和第一管芯902上的執(zhí)行邏輯704重疊，使得數(shù)據(jù)高速緩存706的前沿830與執(zhí)行邏輯704的前沿820重疊。(雖然在圖9中沒(méi)有示出，但是本領(lǐng)域的技術(shù)人員將會(huì)認(rèn)識(shí)到，通用寄存器文件702也可以被拆分在兩個(gè)管芯902、904間，例如如圖8中所圖示的那樣)圖9圖示出新加載訪(fǎng)問(wèn)數(shù)據(jù)通道420a更有效率，在于已經(jīng)從數(shù)據(jù)高速緩存707讀出加載數(shù)據(jù)后，數(shù)據(jù)不需要為了到達(dá)執(zhí)行邏輯704的前沿820而沿著執(zhí)行邏輯704的整個(gè)長(zhǎng)度傳輸。而是，數(shù)據(jù)可以經(jīng)由導(dǎo)電的管芯內(nèi)接口275，被直接傳輸?shù)綀?zhí)行邏輯704的前沿820。以這種方式，數(shù)據(jù)不需要花時(shí)間穿過(guò)執(zhí)行邏輯704，這樣就避免或減少了從數(shù)據(jù)高速緩存706獲取期望的加載數(shù)據(jù)到執(zhí)行邏輯704前沿的延時(shí)(見(jiàn)圖7的730)。對(duì)于圖7中參考標(biāo)號(hào)732所表示的數(shù)據(jù)通道部分也可以實(shí)現(xiàn)相似的延時(shí)降低。
除了上面討論的時(shí)間效率外，圖9中圖示的實(shí)施例還可以提供有益的熱管理效果。就是說(shuō)，對(duì)至少某些處理器實(shí)施例，執(zhí)行邏輯704中的執(zhí)行單元代表相對(duì)“熱”的邏輯塊。就是說(shuō)，它們有著大量?jī)?nèi)部晶體管切換，因此比其他塊產(chǎn)生相對(duì)更多的熱量。相反，對(duì)至少某些實(shí)施例，數(shù)據(jù)高速緩存706是相對(duì)“冷”的邏輯塊，它不產(chǎn)生“熱”塊那么多的熱量。因此，圖9中圖示的實(shí)施例享受了將“熱”塊和“冷”塊堆疊使得它們至少部分重疊的額外好處。這樣的熱/冷堆疊可以使有害熱效應(yīng)最小化，其中所述有害熱效應(yīng)可能由在多管芯處理器中堆疊“熱”塊使得它們互相重疊而產(chǎn)生。就是說(shuō)，冷塊可以被有效地用作熱沉，以消散來(lái)自熱塊的熱量。
圖10圖示出將調(diào)度邏輯708劃分到兩個(gè)部分708a、708b也可以產(chǎn)生圖5和圖7中圖示的調(diào)度執(zhí)行數(shù)據(jù)通道520的效率，其中這兩個(gè)部分708a、708b各自被分配到不同的管芯1002、1004。圖10圖示出新的調(diào)度執(zhí)行數(shù)據(jù)通道520a也享受了通過(guò)管芯內(nèi)接口275的管芯到管芯通信的效率。管芯內(nèi)通信的每一個(gè)只包括通過(guò)管芯到管芯接口275在彼此重疊的邏輯元件708a和708b、704和706之間通信所包括的時(shí)間。
圖11圖示了多管芯處理器1100的實(shí)施例，該多管芯處理器1100已經(jīng)被劃分，使得用于執(zhí)行流水線(xiàn)300(例如，見(jiàn)圖3)的階段302、304、306、308、312、313、314的邏輯部分已經(jīng)被分配在兩個(gè)管芯1102、1104之間。流水線(xiàn)階段的邏輯已經(jīng)被分配在兩個(gè)管芯1102、1104之間，使得流水線(xiàn)的通信信號(hào)經(jīng)由管芯到管芯接口275，沿著第一管芯1102和第二管芯1104之間的鋸齒形通道1106，訪(fǎng)問(wèn)流水線(xiàn)狀態(tài)邏輯的被分配部分。這種類(lèi)型的分配在某些實(shí)施例中可能是有利的，因?yàn)檠劁忼X形通道的管芯到管芯通信是更有效率的，在于它們可以減少通道長(zhǎng)度，因而提高性能。
另外，圖11圖示出多管芯處理器的至少一個(gè)實(shí)施例1100可以包括如上所述的I/O突點(diǎn)212和熱沉210。
圖12圖示了多管芯處理器的至少一個(gè)實(shí)施例，其中標(biāo)量平面布局圖1200的陣列1208被拆分并分配在兩個(gè)管芯1202、1204之間。陣列1208可以是任何陣列，包括通用寄存器文件、高速緩存、浮點(diǎn)寄存器文件或者微代碼ROM(只讀存儲(chǔ)器)。圖12圖示出陣列可以被拆分為第一部分1208a和第二部分1208b，這兩個(gè)部分可以分別被分配到不同的管芯1202、1204。當(dāng)兩個(gè)管芯1202、1204被堆疊時(shí)，兩個(gè)邏輯部分1208a、1208b可以至少部分重疊。以這樣的方式，通過(guò)利用管芯到管芯接口(見(jiàn)圖2的275)以幫助重疊部分1208a、1208b之間的通信，可以減少陣列訪(fǎng)問(wèn)時(shí)間，因?yàn)殛嚵械目傞L(zhǎng)度減少了。在某些實(shí)施例中這可能是有利的，例如，在陣列是寄存器文件陣列的情況下為了減少寄存器之間的總的最壞情況轉(zhuǎn)移時(shí)間。
當(dāng)然，應(yīng)該注意到，兩個(gè)部分1208a、1208b可以但非必需彼此完全重疊。例如，為了補(bǔ)償可能與“熱”處理器邏輯塊彼此重疊部分相關(guān)聯(lián)的潛在熱效應(yīng)，可以將重疊部分偏移，使得部分1208a、1208b只有一部分彼此重疊。
圖13圖示了多管芯處理器布局圖的至少一個(gè)另外的實(shí)施例。圖13圖示出標(biāo)量處理器1300的平面布局圖，包括整數(shù)執(zhí)行單元1306、加載/存儲(chǔ)執(zhí)行單元1308和浮點(diǎn)執(zhí)行單元1310。執(zhí)行單元邏輯塊1306、1308和1310可以被分配在兩個(gè)管芯1302和1304的正面之間。圖13圖示出執(zhí)行單元邏輯塊1306、1308、1310可以被分配，使得整數(shù)執(zhí)行單元1306和加載/存儲(chǔ)執(zhí)行單元1308被分配到第一管芯1302，而浮點(diǎn)執(zhí)行單元1310可以被分配到第二管芯1304，從而當(dāng)?shù)谝还苄?302和第二管芯1304被堆疊時(shí)，它們至少彼此部分重疊。這種類(lèi)型的分配在某些實(shí)施例中是有利的，至少因?yàn)樵趦蓚€(gè)管芯1302、1304間拆分執(zhí)行單元1306、1308、1310允許了該執(zhí)行單元具有多至兩倍的晶體管密度，并因此可以通過(guò)縮短通道長(zhǎng)度延時(shí)來(lái)提高性能。
圖14圖示了多管芯處理器布局圖的至少一個(gè)另外的實(shí)施例。圖14圖示出標(biāo)量處理器1400的平面布局圖，包括調(diào)度邏輯1408。調(diào)度邏輯1408可以被劃分為兩個(gè)邏輯部分1408a和1408b。例如，調(diào)度邏輯1408可以被劃分為算術(shù)調(diào)度部分1408a和存儲(chǔ)器請(qǐng)求調(diào)度部分1408b。兩個(gè)邏輯部分1408a和1408b可以被分別劃分在第一管芯1402和第二管芯1404間，使得當(dāng)?shù)谝还苄?402和1404被堆疊時(shí)，它們至少彼此部分重疊。這些重疊的部分可以工作以協(xié)作完成用于執(zhí)行指令的調(diào)度操作。這種類(lèi)型的分配在某些實(shí)施例中是有利的，至少因?yàn)榭梢栽黾诱{(diào)度邏輯1408的信號(hào)帶寬。因此，通過(guò)允許不止一個(gè)信號(hào)在調(diào)度部分1408a、1408b之間同時(shí)傳輸，提高了性能。
圖15圖示了多管芯處理器布局圖的至少一個(gè)另外的實(shí)施例。圖15圖示出標(biāo)量處理器1500的平面布局圖包括浮點(diǎn)執(zhí)行邏輯1508。浮點(diǎn)執(zhí)行邏輯1508可以被劃分為兩個(gè)邏輯部分1508a和1508b。例如，邏輯1508可以被劃分為非SIMD(單指令多數(shù)據(jù))浮點(diǎn)執(zhí)行邏輯部分1508a和SIMD浮點(diǎn)執(zhí)行邏輯部分1508b。兩個(gè)邏輯部分1508a和1508b可以被分別劃分在第一管芯1502和第二管芯1504間，使得當(dāng)?shù)谝还苄?502和第二管芯1504被堆疊時(shí)，它們至少彼此部分重疊。這種類(lèi)型的分配在某些實(shí)施例中是有利的，至少是由于上述的涉及晶體管密度增加和信號(hào)帶寬增加的那些原因。
圖16圖示了多管芯處理器布局圖的至少一個(gè)另外的實(shí)施例。圖16圖示出標(biāo)量處理器1600的平面布局圖，包括地址生成1608。地址生成邏輯1608可以被劃分為兩個(gè)邏輯部分1608a和1608b。兩個(gè)邏輯部分1608a和1608b可以被分別劃分在第一管芯1602和第二管芯1604間，使得當(dāng)?shù)谝还苄?602和第二管芯1604被堆疊時(shí)，它們至少彼此部分重疊。同樣，這種類(lèi)型的分配在某些實(shí)施例中是有利的，至少是由于上述的涉及晶體管密度增加和信號(hào)帶寬增加的那些原因。
雖然圖8至圖16圖示了多管芯處理器的各種實(shí)施例，其中處理器的指令處理邏輯被分配在兩個(gè)管芯中，但是提供這些實(shí)施例是為了說(shuō)明的目的，它們不應(yīng)該被理解為是限制的。例如，圖8至圖16中圖示的任意一個(gè)或多個(gè)具體劃分和/或分配的實(shí)施例可以被單獨(dú)實(shí)施，或者結(jié)合其他這樣的實(shí)施例實(shí)施。就是說(shuō)，例如，在單個(gè)多管芯處理器中，圖9中所圖示的劃分可以結(jié)合圖12、13、14、15和/或圖16中圖示的劃分被實(shí)施。
同樣作為示例，雖然所圖示的實(shí)施例表示了雙管芯處理器，其中每一個(gè)管芯其上設(shè)置有處理器的邏輯部分，但是處理器的邏輯也可以被劃分在多個(gè)管芯中。例如，面對(duì)面的管芯可以重疊，使得第一頂管芯的一部分和第二頂管芯的一部分與第三底管芯重疊。在多管芯上被劃分的邏輯，無(wú)論數(shù)目多少，都協(xié)作工作，以執(zhí)行一個(gè)或多個(gè)指令。
就是說(shuō)，如這里所公開(kāi)的那樣，被分配到分別的多個(gè)管芯的邏輯部分可以被調(diào)用，以執(zhí)行與指令相關(guān)聯(lián)的一個(gè)或多個(gè)執(zhí)行操作。邏輯部分工作以協(xié)作完成執(zhí)行操作，例如對(duì)執(zhí)行流水線(xiàn)(例如，見(jiàn)圖3中圖示的示例流水線(xiàn)300)所示出的那些操作。這些執(zhí)行操作可以包括但不限于地址生成、指令指針生成、取指令、將指令譯碼為微操作、重命名寄存器以消除某類(lèi)數(shù)據(jù)依存性、分派、調(diào)度、執(zhí)行和退役。同樣地，執(zhí)行操作可以包括響應(yīng)于指令而執(zhí)行的子指令級(jí)任務(wù)。
邏輯部分可以被分配在多個(gè)管芯中，使得某些功能被拆分。就是說(shuō)，地址生成單元邏輯可以被拆分為第一部分和第二部分，第一部分被分配到第一管芯，第二部分被分配到第二管芯。第一和第二邏輯部分可以至少部分重疊，并可以一起動(dòng)作以協(xié)作執(zhí)行地址生成單元的操作。類(lèi)似地，調(diào)度單元可以被拆分，諸如通用寄存器文件、高速緩存、浮點(diǎn)寄存器文件或微代碼存儲(chǔ)器陣列之類(lèi)的陣列也同樣可以被拆分。存儲(chǔ)器控制器也可以被拆分，高速緩存、翻譯后援緩沖器(translation lookaside buffer)、譯碼邏輯、重命名邏輯、取邏輯、退役邏輯和浮點(diǎn)執(zhí)行單元邏輯也同樣可以被拆分。
如上所示，邏輯部分也可以被分配，使得不是拆分邏輯塊，而是將用于連續(xù)的流水線(xiàn)階段的完整邏輯塊分配在處理器的多個(gè)管芯中。這樣的流水線(xiàn)階段邏輯的分配可以產(chǎn)生如圖11所圖示的通過(guò)管芯到管芯接口275的鋸齒形通信通道1106。
與執(zhí)行流水線(xiàn)的執(zhí)行階段相關(guān)聯(lián)的執(zhí)行操作還可以包括由執(zhí)行單元執(zhí)行諸如整數(shù)或浮點(diǎn)指令代碼之類(lèi)的算術(shù)指令代碼。這里使用的術(shù)語(yǔ)“指令代碼”指的是包括任何可以被諸如浮點(diǎn)執(zhí)行單元、算術(shù)邏輯單元或加載/存儲(chǔ)執(zhí)行單元之類(lèi)的執(zhí)行單元理解和執(zhí)行的工作單元。指令代碼可以是微操作。
與執(zhí)行流水線(xiàn)階段相關(guān)聯(lián)的執(zhí)行操作還可以包括由執(zhí)行單元執(zhí)行諸如存儲(chǔ)器讀或存儲(chǔ)器寫(xiě)指令代碼之類(lèi)的存儲(chǔ)器指令代碼。
前面的討論公開(kāi)了多管芯處理器的經(jīng)選擇的實(shí)施例。諸如這里所描述的多管芯處理器1702可以被利用在諸如圖17中圖示的處理系統(tǒng)1700之類(lèi)的處理系統(tǒng)上。例如，系統(tǒng)1700可以被用來(lái)執(zhí)行指令集的一個(gè)或多個(gè)指令。為了本公開(kāi)的目的，例如，處理系統(tǒng)包括任何擁有諸如數(shù)字信號(hào)處理器(DSP)、微控制器、專(zhuān)用集成電路(ASIC)或微處理器之類(lèi)的處理器的處理系統(tǒng)，其中這些處理器是如上面討論的實(shí)施例中所描述的多管芯處理器。處理系統(tǒng)1700代表基于Itanium和Itanium2微處理器以及Pentium、PentiumPro、PentiumII、PentiumIII、Pentium4微處理器的處理系統(tǒng)，所有這些微處理器可以從Intel公司獲得。也可以使用其他系統(tǒng)(包括擁有其他微處理器的個(gè)人計(jì)算機(jī)(PC)、工程工作站、個(gè)人數(shù)字助理和其他手持裝置、置頂盒等)。系統(tǒng)1700的至少一個(gè)實(shí)施例可以執(zhí)行可從Microsoft公司獲得的WindowsTM操作系統(tǒng)版本，不過(guò)也可以使用例如其他操作系統(tǒng)和圖形用戶(hù)界面。
處理系統(tǒng)1700包括存儲(chǔ)器系統(tǒng)1705和處理器1702。存儲(chǔ)器系統(tǒng)1705可以存儲(chǔ)用于控制處理器1702操作的指令1740和數(shù)據(jù)1741。存儲(chǔ)器系統(tǒng)1705是存儲(chǔ)器的一般化表示，可以包括多種形式的存儲(chǔ)器，例如硬盤(pán)驅(qū)動(dòng)器、CD-ROM、隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器(RAM)、動(dòng)態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器(DRAM)、靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器(SRAM)、閃存以及相關(guān)電路系統(tǒng)。存儲(chǔ)器系統(tǒng)1705可以存儲(chǔ)由數(shù)據(jù)信號(hào)代表的指令1740和/或數(shù)據(jù)1741，這些指令可以被處理器1702執(zhí)行。
處理系統(tǒng)1700包括接口部分1704。不同于處理器1702的第一管芯102和第二管芯104之間的管芯到管芯接口275，接口部分1704可以被耦合到管芯102、104中的一個(gè)或兩個(gè)。接口部分1704會(huì)產(chǎn)生處理器1702和系統(tǒng)1700其他部件之間的部件間信號(hào)。例如，接口部分1704可以產(chǎn)生處理器1702和存儲(chǔ)器系統(tǒng)1705之間的部件間信號(hào)。舉例來(lái)說(shuō)，接口部分1704可以產(chǎn)生處理器1702和存儲(chǔ)器系統(tǒng)1705之間的信號(hào)，以執(zhí)行諸如從存儲(chǔ)器的數(shù)據(jù)取出讀操作或到存儲(chǔ)器的數(shù)據(jù)寫(xiě)之類(lèi)的存儲(chǔ)器事務(wù)。接口部分1704還可以產(chǎn)生處理器1702與諸如RF單元、鍵盤(pán)、外部存儲(chǔ)器設(shè)備、監(jiān)視器、鼠標(biāo)等的其他系統(tǒng)部件1707之間的信號(hào)。
在前面的描述中，公開(kāi)了多管芯處理器的裝置和系統(tǒng)的各個(gè)方面。為了說(shuō)明的目的，給出了具體的數(shù)字、示例、系統(tǒng)和配置，以提供更徹底的理解。但是，對(duì)本領(lǐng)域的技術(shù)人員而言清楚的是，所描述的裝置和系統(tǒng)可以不用這些具體細(xì)節(jié)也能被實(shí)施。對(duì)本領(lǐng)域的技術(shù)人員而言清楚的是，可以做出變化和修改，而不脫離在較寬方面下的本發(fā)明。雖然已經(jīng)示出并描述了本發(fā)明的具體實(shí)施例，但是權(quán)利要求在其范圍之內(nèi)包括了所有這些變化和修改，它們都落在本發(fā)明的真正范圍之內(nèi)。
權(quán)利要求
1.一種裝置，包括具有第一正面和第一背面的第一管芯，所述第一管芯包括第一邏輯部分；具有第二正面和第二背面的第二管芯，所述第二管芯包括第二邏輯部分；所述第一和第二管芯彼此正面相對(duì)地耦合在一起；其中，所述第一邏輯部分和所述第二邏輯部分將協(xié)作執(zhí)行指令。
2.根據(jù)權(quán)利要求1所述的裝置，其中所述第一和第二管芯還被耦合使得所述第一邏輯部分和所述第二邏輯部分至少部分地重疊。
3.根據(jù)權(quán)利要求1所述的裝置，其中協(xié)作執(zhí)行指令還指響應(yīng)于指令，協(xié)作完成子指令級(jí)任務(wù)。
4.根據(jù)權(quán)利要求1所述的裝置，還包括在所述第一和第二管芯的相對(duì)表面之間的導(dǎo)電的管芯間接口。
5.根據(jù)權(quán)利要求4所述的裝置，其中所述管芯間接口被設(shè)置在所述第一管芯的所述正面的子集與所述第二管芯的所述正面的子集之間。
6.根據(jù)權(quán)利要求5所述的裝置，其中所述第一管芯的所述正面的所述子集是中央?yún)^(qū)。
7.根據(jù)權(quán)利要求5所述的裝置，其中所述第二管芯的所述正面的所述子集是中央?yún)^(qū)。
8.根據(jù)權(quán)利要求5所述的裝置，其中所述第一管芯的所述正面的所述子集是周邊區(qū)。
9.根據(jù)權(quán)利要求5所述的裝置，其中所述第二管芯的所述正面的所述子集是周邊區(qū)。
10.根據(jù)權(quán)利要求4所述的裝置，還包括接口部分，所述接口部分可操作地耦合到所述第一邏輯部分和所述第二邏輯部分中的至少一個(gè)，以產(chǎn)生處理器與部件之間的部件間信號(hào)。
11.根據(jù)權(quán)利要求10所述的裝置，其中所述接口部分被耦合到所述第一管芯。
12.根據(jù)權(quán)利要求10所述的裝置，其中所述部件是存儲(chǔ)器系統(tǒng)。
13.根據(jù)權(quán)利要求1所述的裝置，其中所述第一邏輯部分和所述第二邏輯部分共同形成地址生成邏輯。
14.根據(jù)權(quán)利要求1所述的裝置，其中所述第一邏輯部分和所述第二邏輯部分共同形成調(diào)度邏輯。
15.根據(jù)權(quán)利要求14所述的裝置，其中所述第一邏輯部分包括算術(shù)調(diào)度邏輯，并且其中所述第二邏輯部分包括存儲(chǔ)器請(qǐng)求調(diào)度邏輯。
16.根據(jù)權(quán)利要求1所述的裝置，其中所述第一邏輯部分包括陣列的第一部分，并且其中所述第二邏輯部分包括所述陣列的第二部分。
17.根據(jù)權(quán)利要求16所述的裝置，其中所述陣列是寄存器文件陣列。
18.根據(jù)權(quán)利要求16所述的裝置，其中所述陣列是微代碼存儲(chǔ)器陣列。
19.根據(jù)權(quán)利要求1所述的裝置，其中所述第一邏輯部分包括熱邏輯塊，并且所述第二邏輯部分包括冷邏輯塊。
20.根據(jù)權(quán)利要求19所述的裝置，其中所述第一邏輯部分與所述第二邏輯部分至少部分地重疊。
21.根據(jù)權(quán)利要求19所述的裝置，其中所述第一邏輯部分還包括執(zhí)行單元，并且其中所述第二邏輯部分還包括數(shù)據(jù)高速緩存。
22.根據(jù)權(quán)利要求1所述的裝置，其中所述第一邏輯部分包括第一執(zhí)行單元，并且所述第二邏輯部分包括第二執(zhí)行單元。
23.根據(jù)權(quán)利要求22所述的裝置，其中所述第一執(zhí)行單元包括整數(shù)執(zhí)行單元，并且所述第二執(zhí)行單元包括浮點(diǎn)執(zhí)行單元。
24.根據(jù)權(quán)利要求22所述的裝置，其中所述第一執(zhí)行單元包括浮點(diǎn)執(zhí)行單元，并且所述第二執(zhí)行單元包括單指令多數(shù)據(jù)執(zhí)行單元。
25.根據(jù)權(quán)利要求1所述的裝置，其中所述第一邏輯部分被設(shè)置在所述第一管芯的所述正面。
26.根據(jù)權(quán)利要求1所述的裝置，其中所述第二邏輯部分被設(shè)置在所述第二管芯的所述正面。
27.根據(jù)權(quán)利要求1所述的裝置，其中所述第一邏輯部分包括用于執(zhí)行第一流水線(xiàn)階段以執(zhí)行所述指令的邏輯；以及所述第二邏輯部分包括用于執(zhí)行第二流水線(xiàn)階段以執(zhí)行所述指令的邏輯。
28.根據(jù)權(quán)利要求27所述的裝置，其中用于額外流水線(xiàn)階段的邏輯塊被設(shè)置在所述第一和第二管芯上，使得所述流水線(xiàn)的信號(hào)通道沿著所述第一和第二管芯之間的鋸齒形通道。
29.一種處理器，包括在第一管芯上的第一分區(qū)；在第二管芯上的第二分區(qū)；和執(zhí)行邏輯，用于調(diào)用所述第一分區(qū)和所述第二分區(qū)以進(jìn)行與指令相關(guān)聯(lián)的執(zhí)行操作。
30.根據(jù)權(quán)利要求29所述的處理器，其中所述執(zhí)行操作還包括調(diào)度操作。
31.根據(jù)權(quán)利要求29所述的處理器，其中所述執(zhí)行操作還包括地址生成操作。
32.根據(jù)權(quán)利要求29所述的處理器，其中響應(yīng)于所述指令，所述執(zhí)行邏輯還將調(diào)用在第一管芯上的分區(qū)以調(diào)用與所述指令相關(guān)聯(lián)的第二執(zhí)行操作，并將調(diào)用在所述第二管芯上的分區(qū)以執(zhí)行與所述指令相關(guān)聯(lián)的第三執(zhí)行操作。
33.根據(jù)權(quán)利要求32所述的處理器，其中所述第二執(zhí)行操作還包括與指令流水線(xiàn)的執(zhí)行階段相關(guān)聯(lián)的操作。
34.根據(jù)權(quán)利要求32所述的處理器，其中所述第二執(zhí)行操作還包括指令指針生成操作。
35.根據(jù)權(quán)利要求29所述的處理器，其中所述執(zhí)行操作還包括指令取操作。
36.根據(jù)權(quán)利要求29所述的處理器，其中所述第二執(zhí)行操作還包括譯碼操作。
37.根據(jù)權(quán)利要求29所述的處理器，其中所述第二執(zhí)行操作還包括重命名操作。
38.根據(jù)權(quán)利要求29所述的處理器，其中所述第二執(zhí)行操作還包括退役操作。
39.一種裝置，包括第一管芯，包括執(zhí)行單元；和第一陣列片；和第二管芯，包括第二陣列片，所述第二陣列片通過(guò)管芯到管芯耦合被耦合到所述第一寄存器文件片，以連同所述第一陣列片一起作為陣列來(lái)協(xié)作操作。
40.根據(jù)權(quán)利要求39所述的裝置，其中所述第一管芯還包括第一調(diào)度片；以及所述第二管芯還包括第二調(diào)度片，所述第二調(diào)度片通過(guò)管芯到管芯耦合被耦合到所述第一調(diào)度片，以連同所述第一調(diào)度片一起作為調(diào)度單元來(lái)協(xié)作操作。
41.根據(jù)權(quán)利要求39所述的裝置，其中所述第一管芯還包括第一地址生成片；以及所述第二管芯還包括第二地址生成片；其中，所述第一地址生成片被耦合到所述第二地址生成片，以連同所述第二地址生成片一起作為地址生成單元來(lái)協(xié)作操作。
42.根據(jù)權(quán)利要求39所述的裝置，其中所述陣列是寄存器文件。
43.根據(jù)權(quán)利要求39所述的裝置，其中所述陣列是微代碼存儲(chǔ)器陣列。
44.根據(jù)權(quán)利要求39所述的裝置，其中，一個(gè)微處理器包括包括所述第一分區(qū)的所述第一管芯，包括所述第二分區(qū)的所述第二管芯，以及被設(shè)置在所述第一管芯上的接口，其中所述裝置是一個(gè)系統(tǒng)，還包括與所述微處理器的所述接口部分耦合的存儲(chǔ)器，所述存儲(chǔ)器用于存儲(chǔ)指令，所述指令當(dāng)被所述微處理器執(zhí)行時(shí)，引起所述微處理器調(diào)用所述第一管芯上的所述第一分區(qū)和所述第二管芯上的所述第二分區(qū)。
45.根據(jù)權(quán)利要求38所述的系統(tǒng)，還包括包括射頻單元的額外系統(tǒng)部件。
46.根據(jù)權(quán)利要求1所述的裝置，其中所述第一邏輯部分包括低功率密度區(qū)，并且所述第二邏輯部分包括高功率密度區(qū)。
47.根據(jù)權(quán)利要求46所述的裝置，其中所述第一邏輯部分與所述第二邏輯部分至少部分地重疊。
全文摘要
本發(fā)明公開(kāi)了多管芯處理器裝置和系統(tǒng)。用于執(zhí)行一個(gè)或多個(gè)指令的處理器邏輯被分配在兩個(gè)或更多個(gè)面對(duì)面堆疊的管芯中。處理器包括在堆疊管芯之間的導(dǎo)電接口，以幫助管芯到管芯的通信。
文檔編號(hào)G06F17/50GK1630080SQ20041009556
公開(kāi)日2005年6月22日 申請(qǐng)日期2004年11月29日 優(yōu)先權(quán)日2003年12月16日
發(fā)明者布賴(lài)恩·P·布萊克, 尼古拉斯·G·薩姆拉, M·克萊爾·韋布 申請(qǐng)人:英特爾公司