專利名稱：存儲器模塊和存儲器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種分別作為存儲器子系統(tǒng)而包含多個存儲器模塊的存儲器系統(tǒng)，特別是涉及一種在各存儲器模塊中具有多個存儲器單元的存儲器系統(tǒng)。
背景技術(shù)：
在現(xiàn)有技術(shù)中，作為此種存儲器系統(tǒng)而公知的有DRAM存儲器系統(tǒng)，該DRAM存儲器系統(tǒng)具有在主板上安裝多個存儲器模塊，并利用芯片組(存儲器控制器)來控制這些存儲器模塊的結(jié)構(gòu)，在各存儲器模塊中，裝配有作為存儲器單元的多個DRAM。
如下的系統(tǒng)被提出，即在上述DRAM存儲器系統(tǒng)中，作為接口標(biāo)準(zhǔn)，采用SSTL(Stub Series Terminated Transceiver Logic)，并且使用與時鐘的前沿和后沿同步輸入數(shù)據(jù)的DDR(Double Data Rate)方式，由此，以高速且低信號振幅來進(jìn)行數(shù)據(jù)的寫入、讀出。
作為這樣的存儲器系統(tǒng)的一個例子，在特開2001-256772號公報(以下稱為專利文獻(xiàn)1)中公開了將裝配有多個DRAM的存儲器模塊(即DRAM模塊)安裝在多個主板上的存儲器系統(tǒng)。具體地講，該存儲器模塊設(shè)有矩形的存儲器模塊基板以及在該存儲器模塊基板的長度方向上并列配置的多個DRAM、配置在多個DRAM之間的指令地址緩沖器和向各DRAM分配時鐘的PLL芯片，各存儲器模塊構(gòu)成存儲器子系統(tǒng)。
其中，存儲器模塊上的各DRAM與沿模塊基板的短邊方向延伸的模塊數(shù)據(jù)布線連接，指令地址緩沖器和PLL芯片分別與沿模塊基板的短邊方向延伸的模塊指令地址布線和模塊時鐘布線連接。
此外，為了從指令地址緩沖器和PLL芯片向各DRAM分配指令地址和時鐘，模塊指令地址布線和模塊時鐘分配布線從模塊基板的長邊方向引伸出來。
利用該結(jié)構(gòu)，數(shù)據(jù)信號從設(shè)在主板基板上的存儲器控制器直接提供給構(gòu)成各存儲器子系統(tǒng)的存儲器模塊上的DRAM芯片，指令地址信號和時鐘信號從存儲器控制器分別經(jīng)由指令地址緩沖器和PLL芯片而提供給各存儲器模塊上的DRAM芯片。
根據(jù)該存儲器模塊結(jié)構(gòu)，雖然對DRAM的寫入和讀出速度比系統(tǒng)數(shù)據(jù)信號的傳送速度慢，但能向外部電路高速地傳輸系統(tǒng)數(shù)據(jù)信號。
但是，現(xiàn)在已經(jīng)知道，如專利文獻(xiàn)1那樣，在將多個DRAM芯片平面地排列在安裝基板上的結(jié)構(gòu)中，不能滿足對下一代存儲器模塊的12.8GBps的高速數(shù)據(jù)速率的要求。
另一方面，在特開平6-291250(專利文獻(xiàn)2)中，公開了具有如下結(jié)構(gòu)的半導(dǎo)體集成電路，即層疊在縱橫尺寸統(tǒng)一并在規(guī)格統(tǒng)一的位置上具備信號焊盤(pad)的多個IC芯片，并且通過縱布線而在各IC芯片的焊盤間進(jìn)行連接。
在該專利文獻(xiàn)2中，作為具體實施例，列舉了在地址解碼層上層疊4層SRAM例子(圖8和0025段落)。在該情況下，地址解碼層作為第一層而配置，作為第二層到第五層，配置了SRAM。分別用于選擇各SRAM的芯片使能總線與配置在第二層到第五層的SRAM連接，由此各SRAM分別被選擇并分別被激活。
在專利文獻(xiàn)2中，在地址解碼層上選擇多個SRAM層中的一個，然后將來自于被選擇的SRAM層的數(shù)據(jù)信號原封不動地從地址解碼層輸出到外部。
此外，在特表平9-504654(專利文獻(xiàn)3)還公開了如下的存儲器組件，即將單一的IC芯片替換為IC芯片層疊體，并使在主系統(tǒng)和IC芯片層疊體之間的信號進(jìn)行翻譯的接口電路包含在IC芯片層疊體中(權(quán)利要求2)。在該例中，由接口電路選擇性地進(jìn)行控制，使得被層疊的IC芯片層疊體分別獨立地動作。在該情況下，主系統(tǒng)和IC芯片層疊體之間的數(shù)據(jù)信號的寬度和傳輸速度與IC芯片層疊體內(nèi)部的內(nèi)部數(shù)據(jù)信號的寬度和傳輸速度相同。
換言之，在引用文獻(xiàn)3中，不必考慮IC芯片層疊體內(nèi)部的內(nèi)部數(shù)據(jù)寬度比IC芯片層疊體外部的數(shù)據(jù)信號寬度要寬的情況。
此外，在USP6133640號公報(專利文獻(xiàn)4)中，公開了三維結(jié)構(gòu)的存儲器。該專利文獻(xiàn)4公開了如下的結(jié)構(gòu)，即將存儲器電路和控制邏輯電路分別配置在物理分離的多個層上，并且利用單一的控制邏輯電路對各層的存儲器電路分別進(jìn)行優(yōu)化，由此，使多個存儲器電路動作，從而降低成本。
在上述專利文獻(xiàn)1～4中，專利文獻(xiàn)2～4對專利文獻(xiàn)1所述的存儲器系統(tǒng)和DRAM模塊(存儲器模塊)沒有任何暗示。此外，上述專利文獻(xiàn)1～4沒有指出模塊內(nèi)部的數(shù)據(jù)信號的寬度和傳輸速度與模塊外部的數(shù)據(jù)信號的寬度和傳輸速度彼此不同的存儲器系統(tǒng)和該存儲器系統(tǒng)中的問題點。
在專利文獻(xiàn)1所述的存儲器系統(tǒng)中，將來自于多個DRAM的數(shù)據(jù)作為存儲器子系統(tǒng)數(shù)據(jù)而接收和發(fā)送，而多個DRAM被平面地并列配置在模塊基板上。
但是，現(xiàn)在已經(jīng)知道，在這樣的存儲器子系統(tǒng)中，當(dāng)裝配在模塊基板上的DRAM的數(shù)量變多時，不能滿足更高速化的要求，特別是不能滿足下一代存儲器模塊的12.8GBps的高速數(shù)據(jù)速率的要求。
本發(fā)明人等對妨礙上述DRAM模塊的高速化的原因進(jìn)行了研究，其結(jié)果判明，由于將多個DRAM芯片平面地排列在安裝基板上，存儲器控制器和各DRAM芯片間的數(shù)據(jù)信號、地址指令信號和時鐘信號的布線拓樸結(jié)構(gòu)在安裝基板上相差數(shù)厘米，所以該程度的布線拓樸結(jié)構(gòu)的差異會導(dǎo)致信號到達(dá)時間產(chǎn)生差異，即產(chǎn)生時滯，當(dāng)傳輸速度高速化時，使用PLL也無法校正該時滯。
當(dāng)進(jìn)一步提高傳輸速度時，與此相伴，存在存儲器子系統(tǒng)的消耗電流會增加的問題。此外，存儲器模塊上的各DRAM芯片裝配有用于收發(fā)高頻傳輸信號的DLL電路，在800Mbps的條件下，該消耗電流占Read/Write電流的15％左右，其結(jié)果是，會出現(xiàn)無法避免消耗電流增加的狀況。
以下參照圖40，對上述問題點進(jìn)行具體說明。
參照圖40，對作為本發(fā)明對象的存儲器子系統(tǒng)即存儲器模塊進(jìn)行簡要說明。首先，圖40所述的存儲器模塊具有模塊基板200、在模塊基板200上平面地并列配置的多個DRAM芯片(圖中為9個)201、配置在模塊基板200中央部的寄存器202、PLL203和SPD(SerialPresence Detect)204，模塊基板200借助于未圖示的連接器而安裝在主板(未圖示)上。
其中，在主板上，除了圖示的存儲器模塊之外，還同時裝配有其他存儲器模塊和芯片組(存儲器控制器)，存儲器系統(tǒng)由這些多個存儲器模塊和芯片組構(gòu)成。
從各DRAM201到圖的下方，即在模塊基板200的短邊方向上布有模塊數(shù)據(jù)布線，另一方面，從寄存器202到圖的下方，布有模塊指令地址布線。此外，模塊時鐘布線從PLL203向圖的下方延伸，這些模塊指令地址布線和模塊時鐘布線與在模塊基板200的長邊方向上排列的連接器連接。此外，SPD204是用于確立裝配在模塊基板200上的DRAM芯片201的動作條件的存儲器，通常由ROM構(gòu)成。
此外，從圖示的寄存器202開始，在模塊基板200的長邊方向即橫向上對各DRAM芯片201進(jìn)行模塊指令地址布線的分配布線，并且從PLL203開始同樣地對各DRAM芯片201進(jìn)行模塊時鐘布線的分配布線。
利用這樣構(gòu)成的存儲器模塊，可以將與存儲器訪問數(shù)據(jù)總線的總線寬度相應(yīng)的位數(shù)的數(shù)據(jù)作為模塊數(shù)據(jù)而輸入輸出。但是，在該結(jié)構(gòu)中，模塊數(shù)據(jù)布線的拓樸結(jié)構(gòu)與來自模塊指令布線的模塊指令分配布線拓樸結(jié)構(gòu)和從PLL203開始的模塊時鐘布線的以及模塊時鐘分配布線的拓樸結(jié)構(gòu)是不同的。
另一方面，在圖示的存儲器模塊結(jié)構(gòu)中，作為用于實現(xiàn)處理器請求的數(shù)據(jù)速率的方法，采用具有較寬的總線寬度的方法(使用DDR等的SDRAM的一般數(shù)據(jù)處理系統(tǒng))和在較窄的總線寬度的條件下提高傳輸速度(RDRAM的系統(tǒng))的方法。
在這些方法中，以較寬的總線寬度構(gòu)成的現(xiàn)有的一般存儲器模塊在模塊基板上平面地并列裝配4～16個IO數(shù)為16、8、4的單體DRAM，構(gòu)成64或72的數(shù)據(jù)總線。
另一方面，模塊指令地址信號、模塊時鐘信號通常被模塊基板200上的所有DRAM芯片201共用。因此，這些布線如圖所示，在模塊基板200上裝配寄存器202、PLL203，利用這些寄存器202和PLL203來進(jìn)行緩沖和針對模塊上布線延遲的時序調(diào)整，模塊指令地址信號、模塊時鐘信號被提供給各DRAM芯片201。
如上所述，從存儲器控制器(芯片組)發(fā)送的數(shù)據(jù)信號和地址指令信號、時鐘信號形成在物理上不同的布線拓樸結(jié)構(gòu)，所以信號的傳輸特性是不同的。
這會產(chǎn)生如下問題，即由于該物理布線拓樸結(jié)構(gòu)的差異，導(dǎo)致在各DRAM的數(shù)據(jù)信號、模塊時鐘信號和指令地址信號中產(chǎn)生無法由PLL203校正的信號到達(dá)時間的差異，即產(chǎn)生時滯，從而妨礙了進(jìn)一步提高傳輸速度。
此外，作為此種存儲器系統(tǒng)的其他問題點，存在由于增設(shè)存儲器模塊而導(dǎo)致的數(shù)據(jù)布線上的分支布線的問題。通常，增設(shè)模塊是通過在與總線上連接的插口上插拔來進(jìn)行的。因此，數(shù)據(jù)信號在總布線上分支而提供給模塊內(nèi)的DRAM芯片201。從而存在如下問題，即由于該分支布線產(chǎn)生的信號反射，對高速的信號傳輸造成妨礙。
此外，由于增設(shè)存儲器模塊，分支布線導(dǎo)致的信號品質(zhì)的惡化和在DRAM組件中寄生的LC導(dǎo)致的信號品質(zhì)的惡化增加，所以實際情況是使用該結(jié)構(gòu)的DDRII的增設(shè)數(shù)最多為2個插槽。實際上，使用該結(jié)構(gòu)的DDRII的存儲器子系統(tǒng)能實現(xiàn)的數(shù)據(jù)速率是每個數(shù)據(jù)管腳533Mbps，每個系統(tǒng)通道4.26GBps左右。
另一方面，在圖示的形式的存儲器模塊中，在較窄的總線寬度的條件下提高傳輸速度的方法也被提出(RDRAM)。在該方法中，將IO數(shù)為16的單體RDRAM串聯(lián)地連接、配置在總線上。因此，從存儲器控制器發(fā)送的數(shù)據(jù)信號、模塊地址指令信號和模塊時鐘信號分別形成在物理上相同的布線拓樸結(jié)構(gòu)，所以不會產(chǎn)生各RDRAM中的信號到達(dá)時間的差異，即不會產(chǎn)生時滯。
此外，各RDRAM由于裝配在總線上，所以在信號布線上不會產(chǎn)生分支。
因此，現(xiàn)在采用該結(jié)構(gòu)的RDRAM構(gòu)成的存儲器子系統(tǒng)能實現(xiàn)的總線傳輸速度是每個數(shù)據(jù)管腳1.066Gbps。但是，由于數(shù)據(jù)寬度僅為2字節(jié)，所以系統(tǒng)的數(shù)據(jù)速率為2.13GBps左右。此外，為了提高存儲器系統(tǒng)的數(shù)據(jù)速率，可以采用構(gòu)成雙通道系統(tǒng)的方法，在該情況下，速度速率可以達(dá)到4.26GBps。
雖然在該RDRAM的結(jié)構(gòu)中沒有產(chǎn)生分支，但為了實現(xiàn)所要求的存儲器容量，需要在同一總線上連接4倍以上的RDRAM。這樣，當(dāng)在較長的總線上連接多個RDRAM時，在RDRAM組件中寄生的LC導(dǎo)致的信號品質(zhì)的惡化也增加。因此，產(chǎn)生了對存儲器容量的增設(shè)數(shù)量的限制，從而難以實現(xiàn)系統(tǒng)所要求的存儲器容量。此外，在較長的總線上連接、保持多個作為負(fù)載的DRAM的狀態(tài)下，難以實現(xiàn)更高的要求數(shù)據(jù)速率。
此外，也可以考慮增加RDRAM的IO數(shù)，但隨著RDRAM芯片和組件的增加，單體RDRAM的成本也增加。此外，在同一RDRAM中越增加IO數(shù)，以IO為單位可進(jìn)行訪問的頁尺寸越小，難以滿足系統(tǒng)的要求。

發(fā)明內(nèi)容
本發(fā)明的目的在于，解決存儲器模塊中的各種問題點，提供一種能以高速進(jìn)行動作的存儲器系統(tǒng)。
本發(fā)明的目的在于，提供一種能進(jìn)行高速動作并能減小消耗電流的DRAM存儲器模塊。
本發(fā)明的目的在于，提供一種能應(yīng)付下一代存儲器子系統(tǒng)所要求的12.8GBps的數(shù)據(jù)速率的存儲器模塊和存儲器系統(tǒng)。
本發(fā)明的目的在于，實現(xiàn)一種維持對下一代存儲器子系統(tǒng)所要求的數(shù)據(jù)速率(12.8GBps)而言足夠大的存儲器容量(增設(shè)性)，并且減小消耗電流增加的存儲器模塊。
具體地講，根據(jù)本發(fā)明的第一實施方式，能獲得一種存儲器模塊，具有系統(tǒng)輸入輸出端子，用于輸入輸出具有預(yù)定的數(shù)據(jù)寬度的系統(tǒng)數(shù)據(jù)信號；以及多個存儲器芯片，分別接收和發(fā)送比上述系統(tǒng)輸入輸出端子的寬度大的內(nèi)部數(shù)據(jù)信號，其特征在于，具有IO芯片，該IO芯片具有在上述系統(tǒng)輸入輸出端子的上述系統(tǒng)數(shù)據(jù)信號和上述內(nèi)部數(shù)據(jù)信號間進(jìn)行轉(zhuǎn)換的功能，上述多個存儲器芯片層疊在上述IO芯片上，并且通過貫通上述被層疊的多個存儲器芯片的貫通電極而與上述IO芯片連接。
在該情況下，還具有用于安裝上述IO芯片的插入式基板，該插入式基板具有構(gòu)成上述系統(tǒng)輸入輸出端子的安裝用端子。
根據(jù)本發(fā)明的第二實施方式，能獲得一種存儲器系統(tǒng)，包含多個存儲器模塊，該存儲器模塊輸入輸出具有預(yù)定的數(shù)據(jù)寬度的系統(tǒng)數(shù)據(jù)信號，并且接收和發(fā)送比上述系統(tǒng)數(shù)據(jù)信號寬度大的內(nèi)部數(shù)據(jù)信號，其特征在于，上述多個存儲器模塊分別具備層疊了IO芯片和層疊在該IO芯片上的多個存儲器芯片的結(jié)構(gòu)。
在該情況下，可以具有如下的結(jié)構(gòu)，即多個存儲器模塊可以平面地安裝在共用的主板上，或者多個存儲器模塊可以裝配在共用的安裝基板上，并將上述安裝基板安裝在主板上。
根據(jù)本發(fā)明的第三實施方式，可以獲得一種存儲器系統(tǒng)，具有多個存儲器芯片，上述存儲器芯片以預(yù)定的傳輸速度進(jìn)行系統(tǒng)數(shù)據(jù)信號的收發(fā)，并且以比上述傳輸速度慢的內(nèi)部處理速度接收和發(fā)送內(nèi)部數(shù)據(jù)信號，其特征在于，具有接收和發(fā)送上述預(yù)定的傳輸速度的數(shù)據(jù)信號的端子，并且具有在上述內(nèi)部處理速度的內(nèi)部數(shù)據(jù)信號和上述傳輸速度的系統(tǒng)數(shù)據(jù)信號間進(jìn)行轉(zhuǎn)換的IO芯片，上述多個存儲器芯片層疊在上述IO芯片上。
根據(jù)本發(fā)明的另一個實施方式，可以獲得一種DRAM存儲器模塊，其特征在于，具有如下的結(jié)構(gòu)，即具有IO芯片、層疊在該IO芯片上的多個DRAM以及插入式基板，上述插入式基板具有與為構(gòu)成一個通道的存儲器子系統(tǒng)的功能所需要的全部系統(tǒng)數(shù)據(jù)信號、系統(tǒng)地址信號、系統(tǒng)控制信號、系統(tǒng)時鐘信號分別對應(yīng)的BGA端子，IO芯片上的各個輸入輸出電路的輸入輸出用焊盤和輸入用焊盤接線，層疊在IO芯片上的多個DRAM芯片和IO芯片的數(shù)據(jù)信號端子、地址信號端子、控制信號端子通過貫通電極而接合，芯片間的數(shù)據(jù)信號、地址信號、控制信號經(jīng)由貫通電極而被接收和發(fā)送，電源和GND通過BGA端子而供給IO芯片上的焊盤，并且經(jīng)由貫通電極而供給各DRAM的電源、GND端子。在該情況下，可以在上述被層疊的DRAM芯片上層疊SPD芯片。
根據(jù)本發(fā)明的另一個實施方式，可以獲得一種DRAM模塊，其特征在于，具有如下的結(jié)構(gòu)，即具有IO芯片、層疊在該IO芯片上的多個DRAM以及插入式基板，上述插入式基板具有與為構(gòu)成一個通道的存儲器子系統(tǒng)的功能所需要的全部系統(tǒng)數(shù)據(jù)信號、系統(tǒng)地址信號、系統(tǒng)控制信號、系統(tǒng)時鐘信號分別對應(yīng)的BGA端子，各DRAM芯片具有計數(shù)器電路，該計數(shù)器電路通過從IO芯片發(fā)送的控制信號或地址信號進(jìn)行比較，生成用于進(jìn)行信號接收的比較信號，將使至少2種貫通電極形成圖形不同的DRAM芯片交替地層疊。
根據(jù)本發(fā)明的另一個實施方式，可以獲得一種DRAM模塊，其特征在于，具有如下的結(jié)構(gòu)，即具有IO芯片、層疊在該IO芯片上的多個DRAM以及插入式基板，上述插入式基板具有與為了構(gòu)成一個通道的存儲器子系統(tǒng)的功能所需要的全部系統(tǒng)數(shù)據(jù)信號、系統(tǒng)地址信號、系統(tǒng)控制信號、系統(tǒng)時鐘信號分別對應(yīng)的BGA端子，被層疊的DRAM芯片全部具有相同的圖形，并且具有多個熔斷器元件，根據(jù)上述熔斷器元件的切斷位置來生成表示層疊位置的比較信號。
根據(jù)本發(fā)明的另一個實施方式，可以獲得一種DRAM模塊，具有系統(tǒng)輸入輸出端子，用于輸入輸出具有預(yù)定的數(shù)據(jù)寬度的系統(tǒng)數(shù)據(jù)信號；以及多個存儲器芯片，分別接收和發(fā)送比上述系統(tǒng)輸入輸出端子的寬度大的內(nèi)部數(shù)據(jù)信號，其特征在于，具有IO芯片，該IO芯片具有在上述系統(tǒng)輸入輸出端子的上述系統(tǒng)數(shù)據(jù)信號和上述內(nèi)部數(shù)據(jù)信號間進(jìn)行轉(zhuǎn)換的功能，上述多個存儲器芯片層疊在上述IO芯片上，通過貫通上述被層疊的多個存儲器芯片的貫通電極而與上述IO芯片連接，并且被層疊的各DRAM芯片具有存儲體結(jié)構(gòu)，并根據(jù)IO芯片從系統(tǒng)存儲體選擇信號邏輯生成的存儲體選擇信號而選擇性地進(jìn)行動作。
根據(jù)本發(fā)明的另一個實施方式，可以獲得一種DRAM模塊，其特征在于，具有插入式基板，該插入式基板具有輸入輸出系統(tǒng)數(shù)據(jù)信號的BGA端子；2個IO芯片，裝配在上述插入式基板上，各IO芯片分別與1/2的系統(tǒng)數(shù)據(jù)信號BGA端子連接，并且地址、指令、時鐘等數(shù)據(jù)之外的BGA端子具有共有的結(jié)構(gòu)，在上述2個IO芯片上，層疊有多個DRAM芯片。在該情況下，被層疊在上述2個IO芯片上的DRAM芯片構(gòu)成同時被訪問的2級結(jié)構(gòu)。利用該結(jié)構(gòu)，在不增加數(shù)據(jù)信號的端子容量的情況下，可以提高存儲器容量的構(gòu)成自由度，縮短插入式基板上的布線長度，由此可以改善特性。
此外，優(yōu)選在上述2個DRAM芯片層疊體中的一個的最上段，裝配有SPD芯片。
根據(jù)本發(fā)明的另一個實施方式，可以獲得一種DRAM模塊，具有系統(tǒng)輸入輸出端子，用于輸入輸出具有預(yù)定的數(shù)據(jù)寬度的系統(tǒng)數(shù)據(jù)信號；以及多個存儲器芯片，分別接收和發(fā)送比上述系統(tǒng)輸入輸出端子的寬度大的內(nèi)部數(shù)據(jù)信號，其特征在于，具有IO芯片，該IO芯片具有在上述系統(tǒng)輸入輸出端子的上述系統(tǒng)數(shù)據(jù)信號和上述內(nèi)部數(shù)據(jù)信號間進(jìn)行轉(zhuǎn)換的功能，上述多個存儲器芯片被層疊在上述IO芯片上，并且通過貫通上述被層疊的多個存儲器芯片的貫通電極而與上述IO芯片連接，并且在各DRAM芯片的內(nèi)部，構(gòu)成由獨立的陣列控制電路控制的多個存儲體。
根據(jù)本發(fā)明的另一個實施方式，可以獲得一種DRAM模塊，具有系統(tǒng)輸入輸出端子，用于輸入輸出具有預(yù)定的數(shù)據(jù)寬度的系統(tǒng)數(shù)據(jù)信號；以及多個存儲器芯片，分別接收和發(fā)送比上述系統(tǒng)輸入輸出端子的寬度大的內(nèi)部數(shù)據(jù)信號，其特征在于，具有IO芯片，該IO芯片具有上述系統(tǒng)輸入輸出端子的上述系統(tǒng)數(shù)據(jù)信號和上述內(nèi)部數(shù)據(jù)信號間進(jìn)行轉(zhuǎn)換的功能，上述多個存儲器芯片層疊在上述IO芯片上，并且通過貫通上述被層疊的多個存儲器芯片的貫通電極而與上述IO芯片連接，并且上述被層疊的各DRAM芯片具有測試專用焊盤和與該測試專用焊盤連接的測試電路。
利用該結(jié)構(gòu)，在進(jìn)行DRAM芯片測試時，與測試觸發(fā)信號同步，由上述測試專用焊盤提供測試指令、測試地址、測試數(shù)據(jù)信號，根據(jù)由上述測試電路生成的測試用鎖存信號，接收由測試電路生成的地址、指令、數(shù)據(jù)信號，開始內(nèi)部動作。


圖1是表示本發(fā)明的存儲器模塊的簡要結(jié)構(gòu)的圖。
圖2是表示本發(fā)明實施方式的存儲器模塊的結(jié)構(gòu)的分解圖。
圖3是表示圖2所示的存儲器模塊的整體結(jié)構(gòu)的框圖。
圖4是具體地表示圖3所示的IO芯片211的一部分結(jié)構(gòu)的框圖。
圖5是表示圖3所示的DRAM芯片201的具體結(jié)構(gòu)的框圖。
圖6是詳細(xì)地表示圖5所示的DRAM芯片201使用的DRAM芯片選擇電路的框圖。
圖7是用于說明本發(fā)明的存儲器模塊的一個例子及其訪問方法的圖。
圖8是用于說明本發(fā)明的存儲器模塊的另一個例子及其訪問方法的圖。
圖9是表示圖7和圖8所示的DRAM芯片的激活狀態(tài)的圖。
圖10是表示圖6所示的信號關(guān)系的圖。
圖11是表示圖5所示的DRAM芯片201使用的DRAM芯片選擇電路的另一個結(jié)構(gòu)例的框圖。
圖12是用于說明本發(fā)明的DRAM芯片選擇方法的另一個例子的框圖。
圖13是具體地說明圖12所示的IO芯片的結(jié)構(gòu)的框圖。
圖14是表示圖12所示的DRAM芯片的具體結(jié)構(gòu)的框圖。
圖15是表示圖12所示的DRAM芯片的變形例的框圖。
圖16是用于說明本發(fā)明另一個實施方式的DRAM模塊的簡要結(jié)構(gòu)及其訪問方法的框圖。
圖17是用于說明本發(fā)明另一個實施方式的DRAM模塊的變形例及其訪問方法的框圖。
圖18是用于說明本發(fā)明另一方實施方式的DRAM模塊中的各DRAM芯片的結(jié)構(gòu)的框圖。
圖19是表示圖18所示的DRAM模塊的結(jié)構(gòu)例的圖。
圖20是表示圖18所示的DRAM模塊的另一個結(jié)構(gòu)例的圖。
圖21是表示圖18所示的DRAM模塊的另一個結(jié)構(gòu)例的圖。
圖22是用于說明圖18～圖21所示的DRAM模塊的動作的框圖。
圖23是用于具體說明圖22所示的IO芯片的結(jié)構(gòu)的框圖。
圖24是用于具體說明圖22所示的DRAM芯片的結(jié)構(gòu)的框圖。
圖25是表示圖22所示的IO芯片的另一個構(gòu)成了的框圖。
圖26是表示本發(fā)明另一個實施方式的DRAM模塊的簡要結(jié)構(gòu)的圖。
圖27是表示本發(fā)明另一個實施方式的DRAM模塊的簡要結(jié)構(gòu)的圖。
圖28是用于說明圖27所示的DRAM模塊的存儲體及其布線的圖。
圖29是用于說明圖28所示的DRAM模塊的DRAM層疊體中的一個的結(jié)構(gòu)的框圖。
圖30是用于說明圖28所示的DRAM模塊的DRAM層疊體中的另一個的結(jié)構(gòu)的框圖。
圖31是用于說明本發(fā)明的DRAM模塊的讀出動作的時序圖。
圖32是用于說明在本發(fā)明的DRAM模塊中進(jìn)行連續(xù)讀出動作時的時序圖。
圖33是用于說明本發(fā)明的DRAM模塊的寫入動作的時序圖。
圖34是用于說明本發(fā)明的DRAM模塊的測試數(shù)據(jù)的寫入動作的時序圖。
圖35是用于說明本發(fā)明的DRAM模塊的測試數(shù)據(jù)的讀出動作的時序圖。
圖36是用于說明本發(fā)明的DRAM模塊的測試數(shù)據(jù)比較動作的時序圖。
圖37是用于說明在測試時使用的數(shù)據(jù)鎖存電路的電路圖。
圖38是用于說明包含多個本發(fā)明的DRAM模塊的存儲器系統(tǒng)的一個例子的透視圖。
圖39是用于說明包含多個本發(fā)明的DRAM模塊的存儲器系統(tǒng)的另一個例子的透視圖。
圖40是用于說明現(xiàn)有的DRAM模塊的平面圖。
具體實施例方式
參照圖1，示出了本發(fā)明第一實施方式的存儲器模塊，圖1所示的存儲器模塊與圖40所示的存儲器模塊同樣，作為存儲器數(shù)據(jù)總線寬度，能輸入輸出相當(dāng)于多個DRAM芯片的數(shù)據(jù)寬度的數(shù)據(jù)信號。這樣，通過使圖40所示的存儲器模塊形成圖1所示的層疊結(jié)構(gòu)，可以構(gòu)成如下的存儲器系統(tǒng)，存儲器系統(tǒng)整體上包含多個存儲器子系統(tǒng)，各存儲器子系統(tǒng)的數(shù)據(jù)速率為12.8GBps，通過增設(shè)，可以增大存儲器容量，并且能縮小裝配面積。
圖示的存儲器模塊具有插入式基板210、裝配在該插入式基板210上的IO芯片211以及層疊在該IO芯片211上的8個DRAM芯片201。其中，從與IO芯片211相鄰的最下層的DRAM芯片開始向上方稱為第一至第八DRAM芯片。這里所謂的存儲器模塊指為了滿足芯片組(CPU)要求的存儲器容量、數(shù)據(jù)速率(數(shù)據(jù)總線寬度(64、72、128、144、RDRAM為16)×傳輸速度)而由多個DRAM單體構(gòu)成的存儲器子系統(tǒng)的結(jié)構(gòu)單位。
以下，對構(gòu)成存儲器模塊的各部分進(jìn)行說明，各DRAM芯片201具有50μm左右的厚度，IO芯片211和各DRAM芯片201由貫通電極215連接，數(shù)據(jù)信號經(jīng)由該貫通電極215而在與IO芯片211之間進(jìn)行接收發(fā)送。其中，貫通電極215是從各DRAM芯片201的一面向另一面貫通的芯片間連接電極，在該例子中，設(shè)置由銅或鋁形成的72×4(＝288)個貫通電極。
此外，插入式基板210由硅形成，具有與為構(gòu)成1個通道的存儲器子系統(tǒng)的功能所需要的全部系統(tǒng)數(shù)據(jù)信號、系統(tǒng)地址信號、系統(tǒng)控制信號、系統(tǒng)時鐘信號的主板上安裝間距對應(yīng)的BGA端子，并且具有可通過基板布線和補(bǔ)片(vamp)將各信號BGA端子和由硅芯片形成的IO芯片上的各信號焊盤連線的功能。
此外，IO芯片211具有為構(gòu)成一個通道的存儲器子系統(tǒng)的功能所需要的全部系統(tǒng)數(shù)據(jù)信號、系統(tǒng)地址信號、系統(tǒng)控制信號、系統(tǒng)時鐘信號的焊盤和接口電路。其中，所謂的一個通道，是指芯片組(CPU)處理的數(shù)據(jù)的單位，其中，例如64或72位。
簡單地講，IO芯片211具有以下功能，即為了使DRAM芯片201動作而重新構(gòu)成從芯片組輸入的信號的功能；從貫通電極215端子向DRAM芯片201發(fā)送的功能；從貫通電極215端子接收來自于DRAM芯片201的信號的功能；以及重新構(gòu)成從DRAM芯片201接收的數(shù)據(jù)信號，然后作為系統(tǒng)數(shù)據(jù)信號而發(fā)送的功能。
圖示的存儲器模塊具有插入式基板210，該插入式基板210具有為構(gòu)成一個通道的存儲器子系統(tǒng)的功能所需要的全部系統(tǒng)數(shù)據(jù)信號、系統(tǒng)地址信號、系統(tǒng)控制信號、系統(tǒng)時鐘信號分別用的BGA端子。插入式基板210的BGA端子與IO芯片211上的各個輸入輸出電路的輸入輸出用焊盤和輸入用焊盤連接，層疊在IO芯片211上的多個DRAM芯片201和IO芯片211的數(shù)據(jù)信號端子、地址信號端子、控制信號端子通過貫通電極215而接合，芯片間的數(shù)據(jù)信號、地址信號、控制信號經(jīng)由貫通電極215而接收和發(fā)送。此外，具有以下結(jié)構(gòu)，即電源和GND通過插入式基板210的BGA端子而供給IO芯片211上的焊盤，并且經(jīng)由貫通電極215而供給各DRAM芯片201的電源、GND端子。
其中，各DRAM芯片201具有系統(tǒng)數(shù)據(jù)總線數(shù)的2n倍(n為1以上的自然數(shù))的寫入用和讀出用、或雙向的貫通電極數(shù)據(jù)信號端子。另一方面，IO芯片211具有系統(tǒng)數(shù)據(jù)總線數(shù)的2n倍的寫入用和讀出用、或雙向的貫通電極數(shù)據(jù)信號端子。
在具有上述結(jié)構(gòu)的DRAM芯片201和IO芯片211之間，經(jīng)由貫通電極215的數(shù)據(jù)端子而進(jìn)行相互的數(shù)據(jù)傳輸。
在該情況下，IO芯片211具有串并行電路，對由系統(tǒng)數(shù)據(jù)總線傳輸?shù)?、連續(xù)的、每個端子2n的數(shù)據(jù)信號進(jìn)行串并行轉(zhuǎn)換，同時傳輸給DRAM芯片201。此外，IO芯片211具有并串行電路，對由DRAM芯片201傳輸?shù)?、每個端子2n的數(shù)據(jù)進(jìn)行并串行轉(zhuǎn)換，然后作為連續(xù)的2n的數(shù)據(jù)而輸出給系統(tǒng)數(shù)據(jù)總線。
此外，IO芯片211具有與64m位或包含奇偶校驗位的72m位的系統(tǒng)數(shù)據(jù)總線的接口(m為1以上的自然數(shù))。
各DRAM芯片201的數(shù)據(jù)信號端子經(jīng)由貫通電極215而與IO芯片211的數(shù)據(jù)信號端子連接。在此情況下，作為數(shù)據(jù)信號線的貫通電極215由DRAM芯片201共有。此外，各DRAM芯片201的地址信號端子共有作為地址信號線的貫通電極215，并與IO芯片211的地址信號端子連接。此外，各DRAM芯片201的控制信號端子共有作為控制信號線的貫通電極215，并與IO芯片211的控制信號端子連接。
在該實施例中，通過WPP(Wafer Package Process)進(jìn)行重寫布線后，在IO芯片211上形成補(bǔ)片。
此外，在存儲器模塊上也可以與圖40同樣地設(shè)置SPD。在此情況下，SPD具有如下功能，即在制造時寫入存儲器模塊的存儲容量、存儲體(bank)結(jié)構(gòu)、保證動作速度、以及其他信息，芯片組在系統(tǒng)引導(dǎo)(boot)時，參照這些信息，自動設(shè)定控制條件。在SPD芯片設(shè)置在DRAM芯片201的層疊體上的情況下，SPD芯片的輸入輸出信號端子經(jīng)由貫通電極215而與IO芯片211上的SPD輸入輸出端子焊盤連接。此外，各DRAM芯片201具有SPD輸入輸出信號用的、DRAM芯片201不使用的貫通電極。
其中，構(gòu)成層疊體的DRAM芯片201除了形成貫通電極215之外，其圖形的形成具有相同的圖形。這樣，層疊的DRAM芯片201形成全部相同的圖形，所以另外設(shè)置熔斷器元件，針對各DRAM芯片201，通過切斷該熔斷器元件，可以從IO芯片211識別對各個DRAM芯片201的信號。
參照圖2，說明本發(fā)明第二實施方式的存儲器模塊。圖2所示的各DRAM芯片201具有通過與從IO芯片211發(fā)送來的控制信號或地址信號比較、生成用于進(jìn)行信號接收的比較信號的計數(shù)器電路300，并且在IO芯片211上設(shè)有芯片識別代碼生成電路301。
此外，如圖2所示，DRAM芯片201a和201c具有相同的貫通電極形成圖形251，另一方面，DRAM201b具有與DRAM芯片201a和201c的貫通電極形成圖形251不同的貫通電極形成圖形252。IO芯片211和DRAM芯片201a的貫通電極形成圖形251通過貫通電極215a而連接，DRAM芯片201a和201b通過貫通電極215b而連接，DRAM芯片201b和201c通過貫通電極215而相互連接。圖示的貫通電極215a和205雖然示出2根，但也可以設(shè)置2根以上。另外，為了簡化附圖，省略了其他的貫通電極215。
具體地講，DRAM芯片201a上的貫通電極形成圖形251向該DRAM芯片201a上的計數(shù)器300輸入來自于貫通電極215a的信號，并將來自于計數(shù)器300的輸出輸出給貫通電極215b。此外，DRAM芯片201b的貫通電極形成圖形252向該DRAM芯片201b上的計數(shù)器300提供來自于DRAM芯片201a的輸出，并將來自于DRAM芯片201b的計數(shù)器300的輸出經(jīng)由貫通電極215a而輸出給上層的DRAM芯片201c的貫通電極形成圖形251。利用該結(jié)構(gòu)，各DRAM芯片201a、201b、201c的計數(shù)值被順次輸出給上層的DRAM芯片。
這樣，圖示的存儲器模塊具有如下交替地層疊具有貫通電極形成圖形251和252的DRAM芯片201。根據(jù)該結(jié)構(gòu)，從IO芯片211輸出的多位的信號被輸入至最下層的DRAM芯片201a的計數(shù)器300，該計數(shù)器300的輸出被提供給上一層的計數(shù)器300，然后遞增的信號被順次傳輸直到最上層的DRAM芯片。利用該結(jié)構(gòu)，可以在各DRAM芯片中獲得不同的計數(shù)器輸出值，由此，各DRAM芯片201可以利用計數(shù)器輸出值，在內(nèi)部生成比較信號，從而識別對各DRAM芯片201的控制信號和地址信號。
具有上述2種貫通電極形成圖形251和252的DRAM芯片201，在形成貫通電極時，僅利用2種掩模圖形來交替進(jìn)行計數(shù)器300的輸入輸出就能容易地制造。
以下參照圖3，示出了圖2所示的存儲器模塊整體的具體實施例。在圖3中，如圖2所示，在單一的IO芯片211上裝配8個DRAM芯片201(DRAM-1～DRAM-8)。圖4更具體地示出了圖3所示的IO芯片211的一部分結(jié)構(gòu)，圖5示出了圖3所示的DRAM芯片201的具體結(jié)構(gòu)，圖6更詳細(xì)地示出了圖5所示的DRAM芯片201使用的DRAM芯片選擇電路。
參照圖3，IO芯片211在與插入式基板(未圖示)之間具有用于接收發(fā)送各種信號的輸入輸出電路111、輸入電路112、內(nèi)部控制電路113、DLL114和計數(shù)器初始值生成部115，此外還具有數(shù)據(jù)控制電路、串并行轉(zhuǎn)換電路、并串行轉(zhuǎn)換電路、地址控制電路、存儲體選擇信號生成電路。在圖3中，用參考標(biāo)號116表示數(shù)據(jù)控制電路、串并行轉(zhuǎn)換電路、并串行轉(zhuǎn)換電路的組合，用參考標(biāo)號117表示地址控制電路和存儲體選擇信號生成電路的組合。此外，在圖4中，分別用參考標(biāo)號117a和117b表示地址控制電路和存儲體選擇信號生成電路。
如圖3所示，系統(tǒng)時鐘信號CK、/CK、系統(tǒng)地址信號A0～Ai、系統(tǒng)存儲體地址信號BA0～BA2與/RAS、/CAS、/WE、/CS、選通信號DQS等控制信號一同從作為存儲器控制器的芯片組(未圖示)提供給IO芯片211。此外，在芯片組和IO芯片211之間接收和發(fā)送數(shù)據(jù)信號DQ0～DQ63和DM0～DM7。作為圖3所示的數(shù)據(jù)控制電路和串并行/并串行轉(zhuǎn)換電路116，可以使用通常的電路，所以這里不作詳細(xì)說明，但在該電路116和各DRAM芯片201之間接收和發(fā)送內(nèi)部數(shù)據(jù)信號IDQ0～255、IDM0～31。另外，在本實施方式中，DLL114僅設(shè)置在IO芯片211上，各DRAM芯片201不具有DLL114。
系統(tǒng)地址信號A0～Ai、系統(tǒng)存儲體地址信號BA0～BA2被提供給圖3所示的IO芯片211的電路117，并且與計數(shù)器初始值生成部115連接。此外，3位的計數(shù)信號S0～S2從計數(shù)器初始值生成部115被提供給最下層的DRAM芯片201(DRAM-1)的計數(shù)器電路。
參照圖4，對圖3所示的IO芯片211的一部分進(jìn)行具體說明。
圖4中示出了IO芯片211內(nèi)的內(nèi)部控制電路113、計數(shù)器初始值生成部115、地址控制電路117a和存儲體選擇信號生成電路117b。其中，內(nèi)部控制電路113輸出初始化信號RE。該初始化信號RE是這樣的信號，即通常取高電平，一般在系統(tǒng)中進(jìn)行的、對模塊上的DRAM芯片201進(jìn)行初始化時取低電平的脈沖信號。
在圖3所示的存儲器模塊中，可以如圖7所示，在單一的IO芯片211上層疊4個DRAM芯片201，也可以如圖8所示，在單一的IO芯片211上層疊8個DRAM芯片201。在圖7和圖8的任意一個圖中，都如斜線所示，僅選擇了被層疊的DRAM芯片201中的一個DRAM芯片。這樣，在本發(fā)明的存儲器模塊中，可以改變層疊在IO芯片211上的DRAM芯片201的數(shù)，所以IO芯片211需要能判斷DRAM芯片201的層疊數(shù)。
在圖7和圖8所示的例子中，各DRAM芯片201構(gòu)成了單一的存儲體，并且各DRAM芯片201具有×256個數(shù)據(jù)端子，另一方面，IO芯片211具有×64個系統(tǒng)數(shù)據(jù)布線。因此，DRAM芯片的數(shù)據(jù)端子與IO芯片211的系統(tǒng)數(shù)據(jù)布線成為4∶1的關(guān)系。因此，利用該結(jié)構(gòu)，DRAM芯片201的輸出動作頻率被降低到1/4，也容易進(jìn)行晶片狀態(tài)下的試驗。此外，對存儲器模塊的一次讀寫訪問可以對所有的一個DRAM芯片201進(jìn)行。
圖9示出了圖7和圖8所示的各DRAM芯片201的存儲體結(jié)構(gòu)。圖9所示的DRAM芯片201與現(xiàn)有的512Mbit的DDRII DRAM同樣，具有512Mbit的容量，并且具有單一的存儲體結(jié)構(gòu)。圖示的DRAM芯片201被劃分為4個128Mbit單元陣列，在其中央部分配置有內(nèi)部連接用區(qū)域和測試焊盤。當(dāng)該DRAM芯片的地址被指定時，在各單元陣列區(qū)域中2個區(qū)域被激活，從而可從各陣列進(jìn)行64位、共計256位的數(shù)據(jù)信號的讀出、寫入。其中，所謂的激活狀態(tài)，是指讀出放大器可動作的狀態(tài)，并將該狀態(tài)下的數(shù)據(jù)單位稱為頁面(page)。其結(jié)果是，圖示的DRAM芯片201具有8k字節(jié)的頁面。
以圖7～圖9所示的結(jié)構(gòu)為前提，說明圖3～6所示的存儲器模塊的動作。從圖3可以看出，除了系統(tǒng)地址信號A0～Ai之外，系統(tǒng)存儲體地址信號BA0～BA2被提供給圖4所示的IO芯片211的地址控制電路117a。
在該狀態(tài)下，圖4所示的地址控制電路117a根據(jù)存儲體地址信號BA0～BA2判斷目的DRAM芯片201的存儲體，這里為層疊位置，并輸出給存儲體選擇信號生成電路117b。
層疊數(shù)識別信號經(jīng)由層疊數(shù)識別信號線C8R、C4R而提供給存儲體選擇信號生成電路117b。
在該例子中，如圖8所示，在層疊了8層DRAM芯片201的情況下，層疊數(shù)識別信號線C8R、C4R一起變?yōu)楦唠娖?，其結(jié)果是，由IO芯片211的存儲體選擇信號生成電路117b生成的存儲體選擇信號BA0N/T～BA2N/T全部變?yōu)槭鼓軤顟B(tài)，存儲器模塊取入系統(tǒng)的存儲體地址信號BA0、1、2，以8個存儲體的結(jié)構(gòu)動作。
另一方面，如圖7所示，在層疊了4層DRAM芯片201的情況下，層疊數(shù)識別信號線C8R變?yōu)榈碗娖?，C4R變?yōu)楦唠娖?，由IO芯片211的存儲體選擇信號生成電路117b生成的存儲體選擇信號BA0N/T～BA1N/T變?yōu)槭鼓軤顟B(tài)(enable)，BA2N/T被固定為高電平。其結(jié)果是，存儲器模塊取入系統(tǒng)的存儲體地址信號BA0、1，以4個存儲體的結(jié)構(gòu)進(jìn)行動作。
圖4所示的內(nèi)部控制電路113通常為高電平，在模塊上的DRAM芯片201的初始化時，生成低電平的脈沖信號即初始化信號RE。該初始化信號RE對分別與層疊數(shù)識別信號線(C4R、C8R)連接的層疊數(shù)識別信號線上的電平進(jìn)行初始化。當(dāng)由初始化信號RE進(jìn)行了初始化時，層疊數(shù)識別信號線(C4R、C8R)的狀態(tài)如上所述，變?yōu)榕c被層疊的DRAM芯片201數(shù)相應(yīng)的電平。
此外，圖4所示的計數(shù)器初始值生成部115輸出3位的計數(shù)信號S0～S2。在該例子中，計數(shù)信號S0～S2為111。其結(jié)果是，最下層的DRAM芯片201的計數(shù)器電路300僅遞增1，其輸出為000。以下，各層的DRAM芯片201的計數(shù)器電路300同樣地順次向上層輸出僅遞增1后的計數(shù)值。
其結(jié)果是，在層疊了DRAM芯片201的情況下，借助于從下層開始第四個DRAM芯片201的輸出，層疊數(shù)識別信號線C4R變?yōu)楦唠娖?，而從下層開始的第八個DRAM芯片201沒有被層疊，所以層疊數(shù)識別信號線C8R仍為低電平。在層疊了8層DRAM芯片201的情況下，借助于從下層開始第四個DRAM芯片201的輸出，層疊數(shù)識別信號線C4R變?yōu)楦唠娖?，并且借助于從下層開始的第八個DRAM芯片201的輸出，層疊數(shù)識別信號C8R變?yōu)楦唠娖?。由此，可以識別DRAM芯片201的層疊數(shù)。
圖5所示的DRAM芯片201具有DRAM芯片選擇電路模塊150，該DRAM芯片選擇電路模塊150包含與IO芯片211的計數(shù)器初始值生成部115連接的計數(shù)器電路300。圖示的DRAM芯片201除了包含列解碼器、讀出放大器、數(shù)據(jù)放大器、行解碼器等的存儲器單元陣列170之外，還具有控制電路171、地址緩沖器172和數(shù)據(jù)緩沖器173。
此外，考慮到在按照圖示的DRAM芯片201被層疊的關(guān)系不能對各DRAM芯片201進(jìn)行測試，所以還在DRAM芯片201上裝配了測試用焊盤175和測試電路176。
其中，參照圖6，上述的計數(shù)信號S0～S2作為計數(shù)器輸入信號S0_in～S2_in而被輸入DRAM芯片選擇電路模塊150的計數(shù)器電路300，并將僅遞增1的計數(shù)值作為計數(shù)器輸出S0_out～S2_out而輸出給上層的DRAM芯片201。
此外，圖示的計數(shù)器電路300根據(jù)計數(shù)器輸出S0_out～S2_out而生成比較信號(S0T/N～S2T/N)，并輸出給DRAM內(nèi)鎖存信號生成電路151。DRAM內(nèi)鎖存信號生成電路151把由計數(shù)器電路300提供的比較信號(S0T/N～S2T/N)與從IO芯片211的存儲體選擇信號生成電路117b發(fā)送來的存儲體選擇信號(BA0T/N～BA2T/N)進(jìn)行比較，如果一致，則在DRAM芯片內(nèi)生成DRAM內(nèi)鎖存信號。另外，如圖3所示的，鎖存信號LAT也從IO芯片211內(nèi)的內(nèi)部控制電路113提供給圖示的DRAM內(nèi)鎖存信號生成電路151。
DRAM內(nèi)鎖存信號被提供給圖5所示的控制電路171、地址緩沖器172和數(shù)據(jù)緩沖器173，并處于可從存儲器單元陣列170讀出或向存儲器單元陣列170寫入256位數(shù)據(jù)信號的狀態(tài)。
另外，在圖6所示的計數(shù)器電路300為4層結(jié)構(gòu)和8層結(jié)構(gòu)時，為了分別識別位于最上層的DRAM芯片201，位置控制信號C4和C8經(jīng)由邏輯電路而被輸出給C4R、C8R。
具有該結(jié)構(gòu)的DRAM芯片201借助于DRAM芯片選擇電路模塊150的動作，接收由IO芯片211邏輯生成的存儲體選擇信號(BA0T/N～BA2T/N)，從而可以選擇地進(jìn)行動作。
此外，如圖5所示，DRAM內(nèi)鎖存信號被輸入DRAM芯片內(nèi)的控制電路171，根據(jù)指令信號而生成DRAM芯片201的控制信號，然后輸入地址緩沖器172、數(shù)據(jù)緩沖器173，并能將由IO芯片211發(fā)送的數(shù)據(jù)信號取入至DRAM芯片201內(nèi)。
此外可知，根據(jù)層疊數(shù)識別信號線C4R、C8R的電平來識別被層疊的DRAM芯片數(shù)，對各DRAM芯片進(jìn)行控制信號或地址信號邏輯電平的分配。
此外，圖示的測試電路176與控制電路171、地址緩沖器172和數(shù)據(jù)緩沖器173連接，向這些電路171和緩沖器172、173輸出測試用鎖存信號，并且還輸出測試指令信號、測試地址信號和測試數(shù)據(jù)信號。由此，可以分別對層疊的DRAM芯片201進(jìn)行測試。
圖10按照從最下層的第一層到第八層的順序示出了圖6所示的DRAM芯片選擇電路模塊150內(nèi)的計數(shù)器輸入信號S0_in～S2_in、輸出信號S0_out～S2_out、比較信號(S0T/N～S2T/N)和位置控制信號C4和C8的值。
在圖6所示的DRAM芯片201中，在其選擇電路模塊150內(nèi)設(shè)有計數(shù)器電路300，利用該計數(shù)器電路300生成DRAM芯片201的比較信號(S0T/N～S2T/N)。這樣，在使用計數(shù)器電路300的結(jié)構(gòu)中，如參照圖2說明的那樣，需要在DRAM芯片201上形成彼此不同的貫通電極形成圖形251、252。
圖11所示的DRAM芯片選擇電路模塊150具有如下結(jié)構(gòu)，即使所有被層疊的DRAM芯片201的圖形都相同，并且能生成與被層疊的DRAM芯片201的層疊位置對應(yīng)的比較信號(S0T/N～S2T/N)。具體地講，圖示的DRAM芯片選擇電路模塊150具有接收初始化信號RE而動作的熔斷器電路180，以代替計數(shù)器電路300(圖6)。其中，在層疊8層DRAM芯片201的情況下，設(shè)置3個熔斷器電路180。
從圖中可以看出，各熔斷器電路180具有如下結(jié)構(gòu)，即在N溝道MOS和P溝道MOS的漏極之間設(shè)置熔斷器元件181，并且在該熔斷器元件181的一端設(shè)置一對反相器電路，一對反相器電路兩端的輸出被提供給DRAM內(nèi)鎖存信號生成電路151。根據(jù)DRAM芯片201的層疊位置切斷該熔斷器元件181，由此可以生成與圖6同樣的比較信號。
根據(jù)該結(jié)構(gòu)，DRAM芯片201的圖形不需要每層都改變，但需要根據(jù)層疊數(shù)來制造熔斷器元件181的切斷位置不同的DRAM芯片201。
另外，圖示的DRAM芯片201根據(jù)比較信號(S0T/N～S2T/N)，經(jīng)由貫通電極而使各DRAM芯片201和IO芯片211共有的層疊數(shù)識別信號線(C4R、C8R)的電平變化，由此可以識別最上層的DRAM芯片。
參照圖12～圖14，對本發(fā)明的DRAM芯片選擇方法的另一個例子進(jìn)行說明。圖12所示的存儲器模塊具有1個IO芯片211和8個DRAM芯片201，與各DRAM芯片201對應(yīng)的芯片選擇信號CSEL1～8從內(nèi)部控制電路113通過8個貫通電極端子而輸出給各DRAM芯片201，這一點與圖3所示的存儲器模塊不同。因此，系統(tǒng)地址信號A0～Ai和系統(tǒng)存儲體地址信號BA0～BA2被提供給地址控制電路117a，并且設(shè)有存儲體選擇信號生成電路117b(圖3)，這一點與圖3的存儲器模塊不同。
圖13所示的IO芯片211的地址控制電路117a根據(jù)系統(tǒng)存儲體地址信號BA0～BA2生成內(nèi)部存儲體地址信號，并輸出給內(nèi)部控制電路113a。內(nèi)部控制電路113a根據(jù)內(nèi)部存儲體地址信號生成與被層疊的DRAM芯片201的層疊位置對應(yīng)的芯片選擇信號CSEL1～8。該芯片選擇信號CSEL1～8選擇8個貫通電極端子中的任意一個，并輸出給該1個貫通電極端子。對于計數(shù)器初始值生成部115和層疊數(shù)識別信號線C4R、C8R，由于已在圖4進(jìn)行了說明，這里就不詳細(xì)說明。
參照圖14，示出了接收從圖13輸出的芯片選擇信號CSEL1～8和計數(shù)信號S0～S2而動作的DRAM芯片選擇電路模塊150。圖14所示的DRAM芯片選擇電路模塊150將計數(shù)信號S0～S2作為計數(shù)器輸入信號S0_in～S2_in而接收，輸出計數(shù)器輸出信號S0_out～S2_out，并且具有與DRAM芯片201的層疊數(shù)對應(yīng)的個數(shù)的輸出端子B1～B8。
在該例子中，計數(shù)器電路300根據(jù)計數(shù)器值，選擇輸出端子B1～8中的一個，將計數(shù)器值輸出給DRAM內(nèi)鎖存信號生成電路151。在該情況下，輸出端子B1～B8中僅與DRAM芯片201的層編號對應(yīng)的輸出端子為高電平，其他的為低電平。
任意一個取高電平的芯片選擇信號CSEL1～8經(jīng)由貫通電極而被提供給圖示的DRAM內(nèi)鎖存信號生成電路151。因此，DRAM內(nèi)鎖存信號從層疊位置(層編號)的DRAM芯片201的DRAM內(nèi)鎖存信號生成電路151被輸出，然后僅來自于被選擇地貫通電極的信號被取入DRAM芯片201。
其中，示出了借助于芯片選擇信號CSEL而生成DRAM內(nèi)鎖存信號，并與上述方法同樣地進(jìn)行動作的例子，但本實施方式的方法也可以采用在IO芯片211和各個DRAM芯片201之間進(jìn)行信號收發(fā)的方法。
在圖14中，對使用計數(shù)器電路300來識別層疊位置、并輸出DRAM內(nèi)鎖存信號的DRAM芯片選擇電路模塊150進(jìn)行了說明，但也可以與圖11同樣地與各芯片選擇信號CSEL1～8對應(yīng)設(shè)置熔斷器電路180，以代替計數(shù)器電路300。
參照圖15，作為圖14的變形例，示出了設(shè)置與DRAM芯片201的層疊數(shù)相應(yīng)的數(shù)量的熔斷器電路180的例子。圖示的DRAM芯片選擇電路模塊150b具有與初始化信號RE端子連接的8個熔斷器電路180，熔斷器電路180的輸出端子與分別與芯片選擇信號CSEL1～8對應(yīng)設(shè)置的NAND門連接。熔斷器電路180的結(jié)構(gòu)本身與圖11的相同，因此省略其說明，但通過切斷各熔斷器電路180的熔斷器元件181，可以生成與B1～B8對應(yīng)的信號。
參照圖16，示出了本發(fā)明第三實施方式的存儲器模塊，該存儲器模塊可以具有與現(xiàn)有的二級(rank)存儲器模塊同等的存儲容量。圖示的存儲器模塊示出了在將2個DRAM芯片201同時作為訪問對象時的結(jié)構(gòu)。
具體地講，存儲器模塊具有裝配在插入式基板(未圖示)上的2個IO芯片211a和211b，并且在IO芯片211a、211b上分別層疊4層DRAM芯片201a、201b，各IO芯片211a、211b上的DRAM芯片201a、201b同時被一一訪問，從而構(gòu)成二級存儲器模塊。在該情況下，在同時被訪問的DRAM芯片201a、201b和IO芯片211a、211b之間，分別接收和發(fā)送×256位的數(shù)據(jù)信號，并且在該IO芯片211a、211b和芯片組之間接收和發(fā)送×32位的系統(tǒng)數(shù)據(jù)信號。在該圖中，作為同時訪問的對象的一對DRAM芯片201a、201b分別構(gòu)成同一存儲體0～3。
另一方面，系統(tǒng)地址信號、指令和時鐘信號被共通地提供給2個IO芯片211a、211b。此外，各IO芯片211a、211b采用如下結(jié)構(gòu)，即分別與插入式基板上的系統(tǒng)數(shù)據(jù)信號BGA端子的一半連接，數(shù)據(jù)信號之外的信號端子由兩個IO芯片211a、211b共有。這樣，通過將IO芯片211a、211b與插入式基板上的系統(tǒng)數(shù)據(jù)信號BGA端子端子的一半連接，可以減輕輸入容量的增加導(dǎo)致的信號傳輸特性的惡化。
參照圖17，作為圖16所示的存儲器模塊的變形例，示出了在2個IO芯片211a、211b上層疊8個DRAM芯片201a、201b的存儲器模塊，在該關(guān)系中，在各IO芯片211a、211b上，從最下層的第一層到最上層的第八層，分別層疊了存儲體0～7的DRAM芯片201a、201b。
在該例子中，2個IO芯片211a、211b分別與插入式基板上的1/2的系統(tǒng)數(shù)據(jù)信號BGA端子連接，共有地址、指令、時鐘等數(shù)據(jù)之外的BGA端子。
這樣，通過將2個IO芯片211a、211b裝配在插入式基板上，可以縮短數(shù)據(jù)信號從插入式基板上的BGA端子到IO芯片211a、211b上的焊盤的布線長度。
在圖16和17的例子中，DRAM芯片201a、201b具有×256的數(shù)據(jù)端子，并且利用IO芯片211a、211b的并串行轉(zhuǎn)換電路對系統(tǒng)的×32的數(shù)據(jù)布線進(jìn)行輸入輸出，所以DRAM芯片201a、201b的數(shù)據(jù)端子與系統(tǒng)的數(shù)據(jù)布線形成8∶1的結(jié)構(gòu)，從而能與更高的動作頻率對應(yīng)。
除了上述實施方式之外，也可以采用使各DRAM芯片201形成2個存儲體的結(jié)構(gòu)。
參照圖18，示出了采用使512Mbit的DRAM芯片201成為256Mbit的存儲體A和存儲體B的2個存儲體結(jié)構(gòu)的例子。這樣，在形成2個存儲體結(jié)構(gòu)的情況下，DRAM芯片201內(nèi)部僅一半被激活，成為可從被激活的存儲體A讀出256位的數(shù)據(jù)信號的狀態(tài)。此外，當(dāng)使各DRAM芯片201成為2個存儲體結(jié)構(gòu)時，被激活的頁大小與圖9的情況相比為一半，在圖18中為4k字節(jié)的頁大小。
參照圖19，本發(fā)明第四實施方式的存儲器模塊具有層疊了2個存儲體結(jié)構(gòu)的DRAM芯片的結(jié)構(gòu)。在圖示的例子中，具有如下的結(jié)構(gòu)，即在插入式基板210(未圖示)上裝配2個IO芯片211a、211b，在2個IO芯片211a、211b上分別層疊2個DRAM芯片201a、201b。層疊在各IO芯片211a、211b上的DRAM芯片201a、201b分別如圖19所示，具有2個存儲體結(jié)構(gòu)。
在圖示的DRAM芯片201a、201b中，存儲體0、2被分配給與IO芯片211a、211b最接近的、即最下層的DRAM芯片201a、201b，另一方面，存儲體1、3被分配給上層的DRAM芯片201a、201b。
其中，各IO芯片211a、211b分別與1/2的系統(tǒng)數(shù)據(jù)信號BGA端子連接，并且共有地址、指令、時鐘等數(shù)據(jù)以外的BGA端子。
根據(jù)該結(jié)構(gòu)，不增加數(shù)據(jù)信號的端子容量，就能提高存儲器容量的構(gòu)成自由度，并且能通過縮短插入式基板上的布線長度來改善特性。
參照圖20，作為圖19所示的存儲器模塊的變形例，示出了在2個IO芯片211a、211b上分別層疊2個存儲體結(jié)構(gòu)的4個DRAM芯片201a、201b的例子。在該情況下，在4個DRAM芯片201a、201b上，從最下層到最上層，分配存儲體(0，4)、(1，5)、(2，6)、(3，7)，在各存儲體與IO芯片211a、211b之間接收發(fā)×128的數(shù)據(jù)信號，另一方面，在各IO芯片211a、211b與芯片組之間接收發(fā)送×32的系統(tǒng)數(shù)據(jù)信號。
參照圖21，示出了圖19所示的存儲器模塊的另一個變形例。從圖中可以看出，在2個IO芯片211a、211b上8個具有2個存儲體結(jié)構(gòu)的DRAM芯片201a、201b，除了這一點，與圖19和20的相同。
如圖19～21所示，在使各DRAM芯片201a、201b構(gòu)成為多個存儲體結(jié)構(gòu)的情況下，在整體上可以構(gòu)成具有等于DRAM芯片數(shù)×(DRAM芯片內(nèi)的存儲體數(shù))的存儲體數(shù)的存儲器模塊。在該情況下，使DRAM芯片201a、201b內(nèi)部作為多個(n個)存儲體動作時的頁大小為1/n。此外，也可以構(gòu)成為利用BGA端子電平來選擇是否使DRAM芯片201a、201b內(nèi)部作為多個(n個)存儲體動作。
參照圖22～圖24，對圖19～圖21所示的存儲器模塊的具體電路結(jié)構(gòu)進(jìn)行說明。用于控制2個存儲體結(jié)構(gòu)的各DRAM芯片201a、201b的控制信號MIO、MB被提供給圖22所示的IO芯片211，并且該控制信號MIO、MB提供給IO芯片211的內(nèi)部控制電路113。其中，控制信號MB是指示是否使存儲器模塊內(nèi)的多個DRAM芯片201a、201b成為2個存儲體結(jié)構(gòu)的存儲體模式信號，控制信號MIO是選擇IO芯片211a、211b的信號。
內(nèi)部控制電路113a接收這樣的控制信號MIO、MB而動作，控制地址控制電路、存儲體選擇信號控制電路117。圖示的內(nèi)部控制電路113a生成指令信號和鎖存信號LAT，這一點與圖3所示的內(nèi)部控制電路113相同。此外，地址控制電路、存儲體選擇信號控制電路117生成后述的存儲體選擇信號BSELT/N。
參照圖23，對圖22所示的IO芯片211進(jìn)行具體說明，接收系統(tǒng)存儲體地址信號BA0～BA3而動作的地址數(shù)據(jù)控制電路117a將內(nèi)部存儲體選擇信號(BA0T/NP～BA3T/NP)分別輸出給存儲體選擇信號生成電路117b。
另一方面，內(nèi)部控制電路113接收存儲體模式MB，輸出用于設(shè)定DRAM芯片201的存儲體結(jié)構(gòu)的內(nèi)部存儲體模式信號MBS，并且還輸出用于設(shè)定IO芯片211a、211b的結(jié)構(gòu)的控制信號MIOS。此外，內(nèi)部存儲體模式信號MBS是用于決定是否使DRAM內(nèi)部成為2個存儲體結(jié)構(gòu)的信號。這意味著圖示的存儲器模塊可以選擇性地以2個存儲體或單一存儲體工作。
圖23所示的存儲體選擇信號生成電路117b對內(nèi)部存儲體選擇信號((BA0T/NP～BA3T/NP)和層疊數(shù)識別信號線(C4R、C8R)上的信號進(jìn)行邏輯運(yùn)算，輸出用于選擇該IO芯片211a或211b上的存儲體的存儲體選擇信號(BA0T/N～BA2T/N)，另一方面，還輸出用于指定各DRAM芯片201a、201b內(nèi)的存儲體結(jié)構(gòu)的存儲體結(jié)構(gòu)選擇信號BSELT、BSELN。
參照圖24，層疊在圖23所示的IO芯片211a、211b上的各DRAM芯片201(省略下標(biāo))具有存儲器單元陣列1(存儲體A)和存儲器單元陣列2(存儲體B)，這些存儲體A、B根據(jù)存儲體模式信號MBS，選擇性地以單一存儲體或2個存儲體結(jié)構(gòu)進(jìn)行動作。
具體地講，圖24所示的DRAM芯片201具有設(shè)有計數(shù)器電路300的DRAM芯片選擇電路模塊150，并且具有控制電路171、地址緩沖器172、數(shù)據(jù)緩沖器173、測試電路176和測試用焊盤175。其中，在前面的實施方式中已經(jīng)對DRAM芯片選擇電路模塊150和測試電路176進(jìn)行了說明，所以這里省略其說明。
圖示的控制電路171接收內(nèi)部存儲體模式信號MBS和控制信號MIOS，并根據(jù)該MBS和MIOS，向存儲器單元陣列1和2輸出控制信號1和2。并且，用于指定各DRAM芯片201a、201b內(nèi)的存儲體電平的存儲體電平選擇信號BSELT、BSELN被提供給地址緩沖器172。地址緩沖器172根據(jù)該BSELT、BSELN，向存儲器單元陣列1和2輸出列地址信號，并且向存儲器單元陣列A、B輸出行地址信號1、2。
由此可知，圖24所示的控制電路171、地址緩沖器172和數(shù)據(jù)緩沖器173作為控制存儲器陣列的陣列控制電路而動作。
除此之外的動作與上述的實施方式相同，所以省略其說明。
圖23所示的IO芯片211根據(jù)系統(tǒng)的存儲體模式信號MB，在內(nèi)部控制電路113中生成存儲體模式信號MBS。
圖25示出了IO芯片211的另一個例子。DRAM芯片層疊數(shù)識別信號MC8和MC4從插入式基板上的BGA端子被提供給圖示的IO芯片211的內(nèi)部控制電路113。該內(nèi)部控制電路113不僅參照系統(tǒng)的存儲體模式信號MB，還參照由該MC8和MC4指定的電平，生成存儲體模式信號MBS。
在上述實施方式中，利用提供給BGA端子MB的信號來控制是否使DRAM內(nèi)部成為2個存儲體結(jié)構(gòu)。因此，可以根據(jù)系統(tǒng)的主要求來使內(nèi)部存儲體結(jié)構(gòu)可變?？梢杂上到y(tǒng)向MB端子提供規(guī)定電位，也可以與系統(tǒng)指令信號同樣地進(jìn)行切換。
如上所述，在使DRAM芯片內(nèi)成為2個存儲體結(jié)構(gòu)的情況下，即使DRAM的層疊數(shù)為2層，也能與最小的DRAM容量對應(yīng)。并且，可以由相同的IO芯片、DRAM芯片構(gòu)成4層、8層的結(jié)構(gòu)，從而能與各種存儲器容量要求對應(yīng)，提高了生產(chǎn)率。
以下對增多存儲體數(shù)的效果進(jìn)行說明，存儲器存儲體的使用方法隨系統(tǒng)而不同，但在頁命中率高的情況下，由于在激活存儲體的狀態(tài)下等待來自于系統(tǒng)的請求，所以頁面長度較長的頁具有命中率高的效果。此外，在頁命中率低的情況下，由于在關(guān)閉存儲體的狀態(tài)下，等待來自于系統(tǒng)的請求，所以優(yōu)選存儲體數(shù)較多。
其中，存在在存儲器模塊中裝配SPD芯片的情況，該SPD芯片具有如下的功能，即在制造時向存儲器模塊寫入模塊的存儲器容量、存儲體構(gòu)成、保證動作速度以及其他信息，在芯片組進(jìn)行系統(tǒng)引導(dǎo)時，參照這些信息來自動設(shè)定控制條件。本發(fā)明也同樣適用于具有這樣的SPD芯片的存儲器模塊。
圖26示出了本發(fā)明第四實施方式的存儲器模塊。圖示的存儲器模塊在插入式基板210上裝配了一個IO基板即IO芯片211，并且在該IO芯片211上層疊了由8層構(gòu)成的DRAM芯片201。此外，在最上層的DRAM芯片201上裝配了SPD芯片400。該SPD芯片400如上所述，是寫入存儲器容量等信息的ROM，在系統(tǒng)引導(dǎo)時，從芯片組讀出該SPD芯片400的控制條件，并且在系統(tǒng)內(nèi)自動地設(shè)定該條件。
SPD芯片400與DRAM芯片201同樣地借助于貫通電極215而與IO芯片211連接，并且經(jīng)由IO芯片211上的焊盤而與插入式基板210連接。
圖示的存儲器模塊的動作除了引導(dǎo)時的動作之外，與第二實施方式的存儲器模塊的相同。
圖27示出了使用SPD芯片400的另一個例子。其中，在插入式基板210上裝配了2個IO芯片211a、211b。在IO芯片211a、211b上分別層疊了8層DRAM芯片201a、201b。此外，在圖示的例子中，SPD芯片400僅安裝在IO芯片211a上的DRAM芯片201a上。SPD芯片400經(jīng)由貫通電極215而與IO芯片211a連接。
利用該結(jié)構(gòu)，可由IO芯片211a經(jīng)由貫通電極215而讀出SPD信號。
芯片組在進(jìn)行系統(tǒng)引導(dǎo)時讀出被寫入SPD芯片400的信息。然后將該信息取入IO芯片211a、211b內(nèi)，生成DRAM芯片201a、201b的控制信號(MBSDRAM芯片內(nèi)的存儲體結(jié)構(gòu)、MIOSDRAM芯片的IO結(jié)構(gòu))。
這樣，在存儲器模塊的初始化設(shè)定時，IO芯片211a、211b讀出訪問SPD芯片400，由此讀出在制造時被寫入SPD芯片400的內(nèi)部時序設(shè)定、模塊結(jié)構(gòu)等的設(shè)定信息，從而能進(jìn)行內(nèi)部電路的設(shè)定。
此外，如圖27所示，在裝配了2個IO芯片211a、211b的情況下，僅在單側(cè)的DRAM芯片201a上裝配SPD芯片400，利用貫通電極215來與IO芯片211a上的焊盤連接，并且利用插入式基板210上的布線來與另一側(cè)的IO芯片211b的焊盤連接。由此，可以利用雙方的IO芯片211a、211b來讀取來自于SPD芯片400的信號。
參照圖28，示出了圖27所示的存儲器模塊的層疊結(jié)構(gòu)。從圖中可以看出，SPD芯片400僅配置在左側(cè)的DRAM芯片201a上，而沒有配置在右側(cè)的DRAM芯片201b上。此外，圖示的各DRAM芯片201a、201b具有2個存儲體結(jié)構(gòu)，在該關(guān)系中，2個存儲體電平被提供給各DRAM芯片201a、201b。
系統(tǒng)地址、指令、時鐘信號被共通地提供給2個IO芯片211a、211b，在進(jìn)行系統(tǒng)引導(dǎo)時，SPD芯片400被訪問。當(dāng)SPD芯片400被訪問時，SPD信號(SCL、SDA、SA0～SA2)被輸出給IO芯片211a、211b和芯片組。
圖29示出了圖28所示的IO芯片211a、DRAM芯片201a、SPD芯片400的連接關(guān)系，圖30示出了IO芯片211b和DRAM芯片201b的連接關(guān)系。圖示的IO芯片211a具有與SPD芯片400連接的SPD代碼解讀電路500，該SPD代碼解讀電路500解讀SPD信號，并將解讀結(jié)果輸出給內(nèi)部控制電路113。內(nèi)部控制電路113根據(jù)解讀結(jié)果，向輸入輸出電路111和輸入電路112提供IO內(nèi)調(diào)整信號，進(jìn)行初始化設(shè)定，并且向該IO芯片211a上的DRAM芯片201a提供控制信號MBS和MIOS，對各DRAM芯片201a進(jìn)行初始化設(shè)定。
SPD信號也經(jīng)由該IO芯片211a而提供給圖30所示的IO芯片211b的SPD代碼解讀電路500，解讀結(jié)果被提供給該IO芯片211b內(nèi)的內(nèi)部控制電路113，與IO芯片211a上的DRAM芯片201a的情況同樣，進(jìn)行DRAM芯片201b的初始化設(shè)定。
以下參照圖31，對上述本發(fā)明的存儲器模塊的動作進(jìn)行說明。存儲器模塊的動作在全部實施方式中基本上相同。當(dāng)IO芯片211從芯片組接收到系統(tǒng)指令信號(ACT、RED、PRE)時，向DRAM芯片201發(fā)送鎖存信號LAT和地址信號IA0～I(xiàn)Ai、存儲體選擇信號BA0～2T/N、指令信號、內(nèi)部數(shù)據(jù)信號(×256)。
在圖示的例子中，作為系統(tǒng)時鐘信號供給400MHz，與系統(tǒng)時鐘信號同步，提供系統(tǒng)指令(ACT、RED、PRE)，根據(jù)系統(tǒng)指令A(yù)CT、RED，在規(guī)定的時序之后輸出鎖存信號LAT信號和DRAM內(nèi)鎖存信號。從圖中可以看出，鎖存信號LAT和DRAM內(nèi)鎖存信號是以相同的時間間隔生成的。
DRAM芯片201根據(jù)IO芯片211發(fā)送的鎖存信號LAT，接收地址、指令、數(shù)據(jù)信號，開始內(nèi)部動作。其中，指令信號根據(jù)與系統(tǒng)時鐘同步的鎖存信號LAT而被發(fā)送給DRAM芯片201，所以存儲器模塊內(nèi)指令信號間的時序與系統(tǒng)上的時間間隔相同。
如圖所示，當(dāng)系統(tǒng)指令A(yù)CT與地址信號ADD同時被提供時，對應(yīng)的DRAM芯片被激活，在該狀態(tài)下，當(dāng)讀出指令RED被提供時，256位的內(nèi)部數(shù)據(jù)作為系統(tǒng)數(shù)據(jù)而以64位單位被讀出。
參照圖32，作為系統(tǒng)指令，示出了讀出指令RED與系統(tǒng)地址Add同時被連續(xù)地提供的情況下的動作，在該情況下，在tRAS期間，256位的內(nèi)部數(shù)據(jù)也作為64位單位的系統(tǒng)數(shù)據(jù)而被連續(xù)地讀出。
另一方面，圖33示出了在系統(tǒng)指令A(yù)CT之后，寫入指令(WRT)被提供的情況下的動作。在該情況下，與系統(tǒng)指令A(yù)CT和WRT同步，在DRAM芯片內(nèi)生成DRAM內(nèi)鎖存信號、指令信號、內(nèi)部地址信號，并且64位單位的系統(tǒng)數(shù)據(jù)信號與DRAM鎖存信號同步，作為256位的內(nèi)部數(shù)據(jù)信號而被寫入。
如上所述，在本發(fā)明的存儲器模塊內(nèi)的DRAM芯片201中，內(nèi)置有測試用焊盤175和測試電路176。
以下參照圖34，對測試各DRAM芯片201時的寫入動作進(jìn)行說明。在該情況下，測試指令信號(ACT、RED、PRE)從測試用焊盤175與測試觸發(fā)信號同步地被提供給DRAM芯片201。當(dāng)接收到測試指令信號時，測試電路176向地址緩沖器172、控制電路171、數(shù)據(jù)緩沖器173發(fā)送測試用鎖存信號、測試地址、測試指令、測試數(shù)據(jù)信號。在圖示的例子中，為了減少測試焊盤數(shù)，測試用信號與測試用觸發(fā)信號的上升沿、下降沿連續(xù)地被輸入，由測試電路176進(jìn)行調(diào)整，生成測試地址、測試指令。
測試數(shù)據(jù)信號從1個管腳輸入，對內(nèi)部的×256個IO進(jìn)行簡并測試。DRAM芯片201管腳由測試電路176發(fā)送的測試用鎖存信號，接收地址、指令、數(shù)據(jù)信號，開始內(nèi)部動作。
其中，測試指令借助于與測試觸發(fā)信號同步的測試用鎖存信號而成為內(nèi)部動作信號，所以DRAM芯片內(nèi)指令間的時序與測試指令的時序間隔相同。
圖35是表述對各DRAM芯片201的讀出動作進(jìn)行測試時的動作的時序圖。在進(jìn)行讀出動作時，根據(jù)測試數(shù)據(jù)的輸入輸出而輸入期望值數(shù)據(jù)，與內(nèi)部讀出數(shù)據(jù)進(jìn)行比較，比較結(jié)果被鎖存。
判斷結(jié)果在圖36所示的比較周期中被輸出、復(fù)位。
圖36示出了鎖存判斷結(jié)果的DRAM芯片內(nèi)信號鎖存電路的結(jié)構(gòu)。圖37所示的的鎖存電路的在進(jìn)行測試時使用的、根據(jù)測試用鎖存信號而鎖存測試地址、指令、數(shù)據(jù)信號的電路部分和在進(jìn)行通常動作時使用的、根據(jù)DRAM內(nèi)鎖存信號而鎖存地址、指令、數(shù)據(jù)信號的電路部分具有共用的輸出部。在該結(jié)構(gòu)中，由于進(jìn)行鎖存的電路部中的信號的DRAM芯片內(nèi)生成時序間隔在測試時和安裝時可以相同，所以能除去晶片狀態(tài)下的DRAM芯片的缺陷。
以下參照圖38，對使用上述本發(fā)明的存儲器模塊而構(gòu)成的存儲器系統(tǒng)進(jìn)行說明。圖示的存儲器系統(tǒng)將包含圖1等所示的DRAM芯片201的層疊體的存儲器模塊(由400a～400d表示)與存儲器控制器(芯片組)402一起裝配在主板401上。
在圖示的例子中，各存儲器模塊400a～400d平面地安裝在主板401上。在其關(guān)系中，在主板401上，平面安裝插口403被設(shè)置在存儲器模塊400a～400d的安裝位置上，存儲器模塊400a～400d借助于插入式基板210的BGA端子而分別與平面安裝插口403的焊盤電連接。
在該情況下，存儲器系統(tǒng)的數(shù)據(jù)信號、地址指令信號、時鐘信號和控制信號被提供給設(shè)置在各存儲器模塊400a～400d上的插入式基板210的BGA端子。這些信號被提供給各存儲器模塊400a～400d的IO芯片211上的各個信號焊盤，進(jìn)而提供給接口電路。由于各存儲器模塊400a～400d內(nèi)的接線極短，所以在信號布線上僅產(chǎn)生可以忽視(@1.6Gbps)的電分支。
在圖示的例子中，數(shù)據(jù)信號、地址指令信號和時鐘信號的布線可以形成物理上相同的布線拓樸結(jié)構(gòu)。因此，各存儲器模塊400a～400d(特別是IO芯片輸入焊盤)不會產(chǎn)生信號到達(dá)時間的差異(即時滯)。
在該結(jié)構(gòu)中，由于每個通道的總線寬度可以與DDRII模塊相同，所以能獲得以下優(yōu)點，即與總線連接的組件數(shù)不象RDRAM那樣增加。
圖39所示的存儲器系統(tǒng)具有如下的結(jié)構(gòu)，即將圖38所示的存儲器模塊400a～400d經(jīng)由平面安裝插口403而安裝在安裝基板410上，并借助于插槽和連接器(未圖示)而將該安裝基板410裝配在主板401上。這樣，本發(fā)明的存儲器系統(tǒng)可以采用如下的結(jié)構(gòu)，即將裝配有層疊存儲器模塊400a～400d的安裝基板410豎立設(shè)置在主板401上。在圖示的結(jié)構(gòu)中，數(shù)據(jù)信號(DQ)、地址指令信號和時鐘信號的布線實質(zhì)上可以形成物理上彼此相同的布線拓樸結(jié)構(gòu)。因此，可以降低各存儲器模塊400a～400d(特別是IO芯片輸入焊盤)的時滯。
對將圖39所示的安裝基板410安裝在2個插槽中的存儲器系統(tǒng)以1.6Gbps進(jìn)行讀寫模擬中，可以確認(rèn)，在眼圖(eye pattern)中張開了足夠大的窗口(window)。同樣，在4插槽中也獲得了足夠大的窗口。
另一方面，對于將16個器件安裝在2個插槽中的RDRAM進(jìn)行同樣地模擬，沒有獲得足夠大的窗口。
其原因可以認(rèn)為是在16個器件與總線連接的情況下，遠(yuǎn)端器件的接收波形受到其他器件輸入LG導(dǎo)致的反射信號的影響。
在上述實施方式中，僅對DRAM芯片進(jìn)行了說明，但本發(fā)明不限于此，也可以適用于外部數(shù)據(jù)信號的傳輸速度和寬度與模塊內(nèi)的內(nèi)部數(shù)據(jù)信號的傳輸速度和寬度不同的系統(tǒng)。
如上所述，本發(fā)明的DRAM存儲器模塊具有層疊了插入式基板、IO芯片、貫通電極和多個DRAM芯片的結(jié)構(gòu)。根據(jù)該結(jié)構(gòu)，由于地址、指令、時鐘信號的輸入電路僅裝配在IO芯片上，所以在現(xiàn)有的存儲器模塊上各DRAM芯片消耗的地址、指令、時鐘信號的輸入電路的消耗電流僅為IO芯片上的1組的分額。同樣，裝配在現(xiàn)有的各DRAM芯片上的DLL在本發(fā)明的存儲器模塊中僅裝配在IO芯片上，所以消耗電流僅為1組分額。在本發(fā)明的結(jié)構(gòu)中，模塊基板上布線與貫通電極相當(dāng)，貫通電極為50μm左右，即使層疊8層，也僅為450μm左右，所以布線的充放電電流極小。因此，本發(fā)明可以大幅度減小現(xiàn)有的模塊中的基本上布線充放電電流。
在本發(fā)明的存儲器模塊中，針對來自于存儲器控制器的一個訪問指令，僅模塊內(nèi)的一個DRAM芯片被訪問。由于去除了在現(xiàn)有的DDR模塊的情況下、當(dāng)對模塊上的全部DRAM芯片或1/2的DRAM芯片進(jìn)行訪問時的DRAM芯片上的控制電路和控制信號的重復(fù)動作，所以能減小模塊整體的動作電流。
此外，在本發(fā)明的存儲器模塊中，不需要在現(xiàn)有的DDR等系統(tǒng)中為了對模塊上布線延遲進(jìn)行時序調(diào)整而裝配的寄存器、PLL，所以減小了這些能動部件的消耗電流。
此外，由于不需要在DDRII系統(tǒng)中需要的DRAM芯片內(nèi)的數(shù)據(jù)信號布線(DQ)的終端，所以能減小其消耗的DC電流。
在本發(fā)明的存儲器模塊中，為了減小動作電流，針對來自于存儲器控制器的一個訪問指令，僅模塊內(nèi)的一個DRAM芯片被訪問。
此外，考慮到被層疊的DRAM芯片的生產(chǎn)率，優(yōu)選包含貫通電極的所有圖形是共用的。這樣，在使全部圖形共用的情況下，會存在難以從IO芯片向各個DRAM芯片發(fā)送信號、使其動作的問題。但是，該問題可以通過設(shè)置計數(shù)器電路來解決，該計數(shù)器電路通過與從IO芯片向各DRAM芯片發(fā)送的控制信號或地址信號進(jìn)行比較，而生成用于進(jìn)行信號接收的比較信號。針對該計數(shù)器電路的布線，可以在形成貫通電極之后，對完成了形成DRAM芯片的圖形的晶片進(jìn)行。
權(quán)利要求
1.一種存儲器模塊，具有系統(tǒng)輸入輸出端子，用于輸入輸出具有預(yù)定的數(shù)據(jù)寬度的系統(tǒng)數(shù)據(jù)信號；以及多個存儲器芯片，分別接收和發(fā)送比上述系統(tǒng)輸入輸出端子的寬度大的內(nèi)部數(shù)據(jù)信號，其特征在于，具有IO芯片，該IO芯片具有在上述系統(tǒng)輸入輸出端子的上述系統(tǒng)數(shù)據(jù)信號和上述內(nèi)部數(shù)據(jù)信號間進(jìn)行轉(zhuǎn)換的功能，上述多個存儲器芯片層疊在上述IO芯片上，并且通過貫通上述被層疊的多個存儲器芯片的貫通電極而與上述IO芯片連接。
2.根據(jù)權(quán)利要求1所述的存儲器模塊，其特征在于，還具有用于安裝上述IO芯片的插入式基板，該插入式基板具有構(gòu)成上述系統(tǒng)輸入輸出端子的安裝用端子。
3.一種存儲器模塊，其特征在于，具有如下的結(jié)構(gòu)，即具有IO芯片、層疊在該IO芯片上的多個DRAM以及插入式基板，上述插入式基板具有與為構(gòu)成一個通道的存儲器子系統(tǒng)的功能所需要的全部系統(tǒng)數(shù)據(jù)信號、系統(tǒng)地址信號、系統(tǒng)控制信號、系統(tǒng)時鐘信號分別對應(yīng)的BGA端子，與IO芯片上的各個輸入輸出電路的輸入輸出用焊盤和輸入用焊盤接線并層疊在IO芯片上的多個DRAM芯片和IO芯片的數(shù)據(jù)信號端子、地址信號端子、控制信號端子通過貫通電極而接合，芯片間的數(shù)據(jù)信號、地址信號、控制信號經(jīng)由貫通電極而被接收和發(fā)送，電源和GND通過BGA端子而供給IO芯片上的焊盤，并且經(jīng)由貫通電極而供給各DRAM的電源、GND端子。
4.根據(jù)權(quán)利要求3所述的存儲器模塊，其特征在于，各DRAM的數(shù)據(jù)信號端子經(jīng)由貫通電極而共有數(shù)據(jù)信號線，并與IO芯片的數(shù)據(jù)信號端子連接，各DRAM的地址信號端子經(jīng)由貫通電極而共有地址信號線，并與IO芯片的地址信號端子連接，并且各DRAM的控制信號端子經(jīng)由貫通電極而共有控制信號線，并與上述IO芯片的控制信號端子連接。
5.根據(jù)權(quán)利要求3所述的存儲器模塊，其特征在于，上述DRAM芯片具有系統(tǒng)數(shù)據(jù)總線數(shù)的2n倍(n為1以上的自然數(shù))的寫入用和讀出用、或雙向的貫通電極數(shù)據(jù)信號端子，并且上述IO芯片具有系統(tǒng)數(shù)據(jù)總線數(shù)的2n倍的寫入用和讀出用、或雙向的貫通電極數(shù)據(jù)信號端子。
6.根據(jù)權(quán)利要求3所述的存儲器模塊，其特征在于，上述DRAM芯片和IO芯片經(jīng)由貫通電極數(shù)據(jù)端子進(jìn)行相互的數(shù)據(jù)傳輸，另一方面，上述IO芯片具有串并行電路，對由系統(tǒng)數(shù)據(jù)總線傳輸?shù)?、連續(xù)的、每個端子2n的數(shù)據(jù)信號進(jìn)行串并行轉(zhuǎn)換，同時傳輸給DRAM芯片；以及并串行電路，對由DRAM芯片傳輸?shù)?、每個端子2n的數(shù)據(jù)進(jìn)行并串行轉(zhuǎn)換，然后作為連續(xù)的2n的數(shù)據(jù)而輸出給系統(tǒng)數(shù)據(jù)總線。
7.根據(jù)權(quán)利要求3所述的存儲器模塊，其特征在于，在上述層疊的DRAM芯片上層疊SPD芯片。
8.根據(jù)權(quán)利要求7所述的存儲器模塊，其特征在于，上述SPD芯片的輸入輸出信號端子經(jīng)由貫通電極而與IO芯片上的SPD輸入輸出端子焊盤連接，各DRAM芯片具有SPD輸入輸出信號用的、DRAM芯片不使用的貫通電極。
9.根據(jù)權(quán)利要求3所述的存儲器模塊，其特征在于，被層疊的DRAM芯片利用除了貫通電極之外均相同的圖形而形成。
10.根據(jù)權(quán)利要求3所述的存儲器模塊，其特征在于，被層疊的DRAM芯片的全部圖形均相同，并且通過切斷熔斷器元件來識別來自IO芯片的針對各DRAM芯片的信號。
11.一種存儲器模塊，其特征在于，具有如下的結(jié)構(gòu)，即具有IO芯片、層疊在該IO芯片上的多個DRAM以及插入式基板，上述插入式基板具有與為構(gòu)成一個通道的存儲器子系統(tǒng)的功能所需要的全部系統(tǒng)數(shù)據(jù)信號、系統(tǒng)地址信號、系統(tǒng)控制信號、系統(tǒng)時鐘信號分別對應(yīng)的BGA端子，各DRAM芯片具有計數(shù)器電路，該計數(shù)器電路通過與從IO芯片發(fā)送的控制信號或地址信號進(jìn)行比較，生成用于進(jìn)行信號接收的比較信號，將使至少2種貫通電極形成圖形不同的DRAM芯片交替地層疊。
12.根據(jù)權(quán)利要求11所述的存儲器模塊，其特征在于，從上述IO芯片輸出的多位信號被輸入最下層的DRAM芯片上的計數(shù)器電路，其輸出被輸入下一層的DRAM芯片上的計數(shù)器電路，進(jìn)而其輸出被輸入下一層的DRAM芯片上的計數(shù)器電路，從而順次遞增的信號一直被傳輸?shù)阶钌蠈拥腄RAM芯片，由此，各DRAM芯片可以獲得不同的計數(shù)器輸出值。
13.根據(jù)權(quán)利要求11所述的存儲器模塊，其特征在于，上述DRAM芯片根據(jù)計數(shù)器輸出值而生成比較信號，與從上述IO芯片發(fā)送的控制信號或地址信號進(jìn)行比較，如果一致，則取入從IO芯片發(fā)送的信號。
14.根據(jù)權(quán)利要求11所述的存儲器模塊，其特征在于，上述DRAM芯片具有邏輯電路，該邏輯電路根據(jù)計數(shù)器輸出值，生成針對從IO芯片發(fā)送的DRAM芯片選擇信號的、該DRAM芯片的層疊編號的邏輯值。
15.根據(jù)權(quán)利要求14所述的存儲器模塊，其特征在于，上述各DRAM芯片的邏輯電路在從IO芯片發(fā)送的DRAM芯片選擇信號的邏輯值與上述邏輯一致的情況下，取入從IO芯片發(fā)送的信號。
16.一種存儲器模塊，其特征在于，具有如下的結(jié)構(gòu)，即具有IO芯片、層疊在該IO芯片上的多個DRAM以及插入式基板，上述插入式基板具有與為構(gòu)成一個通道的存儲器子系統(tǒng)的功能所需要的全部系統(tǒng)數(shù)據(jù)信號、系統(tǒng)地址信號、系統(tǒng)控制信號、系統(tǒng)時鐘信號分別對應(yīng)的BGA端子，被層疊的DRAM芯片全部具有相同的圖形，并且具有多個熔斷器元件，根據(jù)上述熔斷器元件的切斷位置，來生成表示層疊位置的比較信號。
17.根據(jù)權(quán)利要求16所述的存儲器模塊，其特征在于，DRAM芯片根據(jù)比較信號，經(jīng)由貫通電極，使由各DRAM和IO芯片共有的層疊數(shù)識別信號線的電平變化。
18.根據(jù)權(quán)利要求17所述的存儲器模塊，其特征在于，IO芯片根據(jù)上述層疊數(shù)識別信號線電平來識別層疊DRAM數(shù)，對各DRAM進(jìn)行控制信號或地址信號的邏輯電平的分配。
19.一種存儲器模塊，具有系統(tǒng)輸入輸出端子，用于輸入輸出具有預(yù)定的數(shù)據(jù)寬度的系統(tǒng)數(shù)據(jù)信號；以及多個存儲器芯片，分別接收和發(fā)送比上述系統(tǒng)輸入輸出端子的寬度大的內(nèi)部數(shù)據(jù)信號，其特征在于，具有IO芯片，該IO芯片具有在上述系統(tǒng)輸入輸出端子的上述系統(tǒng)數(shù)據(jù)信號和上述內(nèi)部數(shù)據(jù)信號間進(jìn)行轉(zhuǎn)換的功能，上述多個存儲器芯片層疊在上述IO芯片上，通過貫通上述被層疊的多個存儲器芯片的貫通電極而與上述IO芯片連接，并且被層疊的各DRAM芯片具有存儲體結(jié)構(gòu)，并根據(jù)IO芯片從系統(tǒng)存儲體選擇信號邏輯生成的存儲體選擇信號，而選擇性地進(jìn)行動作。
20.根據(jù)權(quán)利要求19所述的存儲器模塊，其特征在于，上述被層疊的各DRAM芯片通過對由IO芯片邏輯生成的的存儲體選擇信號和表示各DRAM芯片的層疊編號的比較信號進(jìn)行比較，生成DRAM芯片激活信號或DRAM內(nèi)鎖存信號。
21.根據(jù)權(quán)利要求20所述的存儲器模塊，其特征在于，IO芯片具有根據(jù)被層疊的DRAM芯片的結(jié)構(gòu)而改變存儲體選擇信號的邏輯的功能。
22.根據(jù)權(quán)利要求19所述的存儲器模塊，其特征在于，IO芯片根據(jù)表示層疊在IO芯片上的DRAM芯片的層疊數(shù)的層疊數(shù)識別信號，而改變存儲體選擇信號的邏輯。
23.根據(jù)權(quán)利要求22所述的存儲器模塊，其特征在于，IO芯片根據(jù)上述層疊數(shù)識別信號和提供給BGA端子的電位電平，來改變存儲體選擇信號的邏輯。
24.根據(jù)權(quán)利要求19所述的存儲器模塊，其特征在于，IO芯片具有用于與被層疊的一部分DRAM芯片分別進(jìn)行信號收發(fā)的貫通電極端子。
25.根據(jù)權(quán)利要求19所述的存儲器模塊，其特征在于，被層疊的各DRAM芯片具有用于各個DRAM與IO芯片進(jìn)行信號收發(fā)的多個貫通電極端子、以及與該貫通電極端子連接的計數(shù)器電路，該DRAM芯片根據(jù)上述計數(shù)器電路的計數(shù)器值而被選擇。
26.根據(jù)權(quán)利要求19所述的存儲器模塊，其特征在于，各DRAM芯片具有多個具有熔斷器元件的熔斷器電路，通過切斷熔斷器電路的熔斷器元件，生成對被層疊的DRAM進(jìn)行選擇的信號。
27.根據(jù)權(quán)利要求19所述的存儲器模塊，其特征在于，DRAM芯片將由IO芯片經(jīng)由上述貫通電極而發(fā)送的信號作為觸發(fā)，取入從IO芯片發(fā)送的其他信號。
28.根據(jù)權(quán)利要求19所述的存儲器模塊，其特征在于，DRAM芯片根據(jù)由IO芯片經(jīng)由上述貫通電極而發(fā)送的信號，進(jìn)行DRAM內(nèi)部電路的控制。
29.一種存儲器模塊，其特征在于，具有插入式基板，該插入式基板具有輸入輸出系統(tǒng)數(shù)據(jù)信號的BGA端子；2個IO芯片，裝配在上述插入式基板上，各IO芯片分別與1/2的系統(tǒng)數(shù)據(jù)信號BGA端子連接，并且具有地址、指令、時鐘等數(shù)據(jù)之外的BGA端子被共有的結(jié)構(gòu)，在上述2個IO芯片上，層疊有多個DRAM芯片。
30.根據(jù)權(quán)利要求29所述的存儲器模塊，其特征在于，被層疊在上述2個IO芯片上的DRAM芯片構(gòu)成同時被訪問的2級。
31.根據(jù)權(quán)利要求29所述的存儲器模塊，其特征在于，在上述2個DRAM芯片層疊體中的一個的最上段，裝配有SPD芯片。
32.一種存儲器模塊，具有系統(tǒng)輸入輸出端子，用于輸入輸出具有預(yù)定的數(shù)據(jù)寬度的系統(tǒng)數(shù)據(jù)信號；以及多個存儲器芯片，分別接收和發(fā)送比上述系統(tǒng)輸入輸出端子的寬度大的內(nèi)部數(shù)據(jù)信號，其特征在于，具有IO芯片，該IO芯片具有在上述系統(tǒng)輸入輸出端子的上述系統(tǒng)數(shù)據(jù)信號和上述內(nèi)部數(shù)據(jù)信號間進(jìn)行轉(zhuǎn)換的功能，上述多個存儲器芯片被層疊在上述IO芯片上，并且通過貫通上述被層疊的多個存儲器芯片的貫通電極而與上述IO芯片連接，并且在各DRAM芯片的內(nèi)部，構(gòu)成由獨立的陣列控制電路控制的多個存儲體。
33.根據(jù)權(quán)利要求32所述的存儲器模塊，其特征在于，上述各DRAM芯片的存儲體根據(jù)存儲體選擇信號而被進(jìn)行選擇動作，該存儲體選擇信號是根據(jù)各DRAM芯片的激活信號而被取入的，模塊整體上具有DRAM芯片數(shù)×DRAM內(nèi)部存儲體的存儲體數(shù)。
34.根據(jù)權(quán)利要求32所述的存儲器模塊，其特征在于，使DRAM芯片內(nèi)部成為多個(n個)存儲體而動作時的頁大小為1/n。
35.根據(jù)權(quán)利要求32所述的存儲器模塊，其特征在于，上述IO芯片具有如下單元，該單元向上述DRAM芯片發(fā)送用于選擇是否使各DRAM芯片內(nèi)部成為多個(n個)存儲體而動作的存儲體模式信號。
36.根據(jù)權(quán)利要求35所述的存儲器模塊，其特征在于，上述存儲體模式信號從存儲器控制器作為端子電平信號而被提供。
37.根據(jù)權(quán)利要求32所述的存儲器模塊，其特征在于，SPD芯片經(jīng)由貫通電極而裝配在IO芯片，信號端子經(jīng)由IO芯片上的焊盤而與插入式基板連接，通過采用這樣的結(jié)構(gòu)，由IO芯片進(jìn)行SPD信號的讀取。
38.根據(jù)權(quán)利要求37所述的存儲器模塊，其特征在于，存儲器控制器在進(jìn)行系統(tǒng)引導(dǎo)時讀出被寫入SPD的信息并自動設(shè)定控制條件，此時，也將信息取入IO芯片內(nèi)，在DRAM芯片的控制信號生成中使用。
39.根據(jù)權(quán)利要求37所述的存儲器模塊，其特征在于，在存儲器模塊的初始化設(shè)定時，IO芯片讀取在制造時寫入SPD的內(nèi)部時序設(shè)定、模塊結(jié)構(gòu)等設(shè)定信息，進(jìn)行內(nèi)部電路的設(shè)定。
40.一種存儲器模塊，具有系統(tǒng)輸入輸出端子，用于輸入輸出具有預(yù)定的數(shù)據(jù)寬度的系統(tǒng)數(shù)據(jù)信號；以及多個存儲器芯片，分別接收和發(fā)送比上述系統(tǒng)輸入輸出端子的寬度大的內(nèi)部數(shù)據(jù)信號，其特征在于，具有IO芯片，該IO芯片具有在上述系統(tǒng)輸入輸出端子的上述系統(tǒng)數(shù)據(jù)信號和上述內(nèi)部數(shù)據(jù)信號間進(jìn)行轉(zhuǎn)換的功能，上述多個存儲器芯片層疊在上述IO芯片上，并且通過貫通上述被層疊的多個存儲器芯片的貫通電極而與上述IO芯片連接，并且上述被層疊的各DRAM芯片具有測試專用焊盤和與該測試專用焊盤連接的測試電路。
41.根據(jù)權(quán)利要求40所述的存儲器模塊，其特征在于，在進(jìn)行DRAM芯片測試時，與測試觸發(fā)信號同步，由上述測試專用焊盤提供測試指令、測試地址、測試數(shù)據(jù)信號，根據(jù)由上述測試電路生成的測試用鎖存信號，接收由測試電路生成的地址、指令、數(shù)據(jù)信號，開始內(nèi)部動作。
42.一種存儲器系統(tǒng)，包含多個存儲器模塊和存儲器控制器，其特征在于，上述多個存儲器模塊分別具備層疊了IO芯片和層疊在該IO芯片上的多個存儲器芯片的結(jié)構(gòu)，上述多個存儲器模塊的IO芯片和上述存儲器控制器借助于共用的信號線而連接，上述IO芯片和層疊在上述IO芯片上的存儲器芯片借助于比上述信號線更多的貫通電極而連接。
43.根據(jù)權(quán)利要求42所述的存儲器系統(tǒng)，其特征在于，上述多個存儲器模塊在共用的主板上通過插入式基板，與上述存儲器控制器一同被平面地安裝在共用的主板上，上述信號布線被布置在上述主板上。
44.根據(jù)權(quán)利要求42所述的存儲器系統(tǒng)，其特征在于，上述多個存儲器模塊被裝配在共用的安裝基板上，上述安裝基板與存儲器控制器一同被安裝在主板上，上述信號線布線被布置在上述主板和上述安裝基板上。
45.一種存儲器系統(tǒng)，具有多個存儲器芯片，上述存儲器芯片以預(yù)定的傳輸速度進(jìn)行系統(tǒng)數(shù)據(jù)信號的收發(fā)，并且以比上述傳輸速度慢的內(nèi)部處理速度接收和發(fā)送內(nèi)部數(shù)據(jù)信號，其特征在于，具有接收和發(fā)送上述預(yù)定的傳輸速度的數(shù)據(jù)信號的端子，并且具有在上述內(nèi)部處理速度的內(nèi)部數(shù)據(jù)信號和上述傳輸速度的系統(tǒng)數(shù)據(jù)信號間進(jìn)行轉(zhuǎn)換的IO芯片，上述多個存儲器芯片層疊在上述IO芯片上。
全文摘要
根據(jù)本發(fā)明，可以獲得如下結(jié)構(gòu)的存儲器模塊，即在IO芯片上層疊多個DRAM芯片，各DRAM芯片和IO芯片通過貫通電極而連接，并且由IO芯片對系統(tǒng)數(shù)據(jù)信號和各DRAM芯片的內(nèi)部數(shù)據(jù)信號進(jìn)行相互轉(zhuǎn)換。利用該結(jié)構(gòu)，可以縮短多個DRAM芯片間的布線，并且可以僅在IO芯片上設(shè)置消耗電流大的DLL。
文檔編號G06F12/00GK1540665SQ20041003694
公開日2004年10月27日 申請日期2004年4月21日 優(yōu)先權(quán)日2003年4月21日
發(fā)明者松井義德, 夫, 管野利夫, 明, 池田博明 申請人:爾必達(dá)存儲器株式會社