專利名稱：引腳共用系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種引腳共用系統(tǒng)，用來共用外圍設(shè)備與集成電路間連接的線路。
背景技術(shù)：
隨著半導(dǎo)體制造技術(shù)突飛猛進，一般集成電路的功能也越來越復(fù)雜，甚至有些集成電路可以控制許多個裝置。然而當(dāng)多個裝置與集成電路相連接時卻產(chǎn)生一個問題，那就是集成電路對外相連的引腳數(shù)目受到集成電路封裝技術(shù)的限制常常不敷使用，因此有些引腳就必須設(shè)計可以讓數(shù)個裝置共用。所以，引腳共用系統(tǒng)為計算機中常見的結(jié)構(gòu)。引腳共用系統(tǒng)可能包含數(shù)個外圍設(shè)備，以及一個通常為中央處理器的集成電路。各外圍設(shè)備受集成電路控制，因而需要數(shù)目不等的接線連接集成電路的引腳以及外圍設(shè)備的引腳以傳輸信號。其中集成電路的引腳因為被數(shù)個外圍設(shè)備所共用，因而就必須避免信號于集成電路與數(shù)個外圍設(shè)備傳遞過程中產(chǎn)生沖突。
例如美國專利第6,044,412號所公開的技術(shù)，引腳共用系統(tǒng)可應(yīng)用于動態(tài)存儲媒體(Dynamic Memory Device，例如CD-ROM)，與靜態(tài)存儲媒體(StaticMemory Device，例如ROM)等外圍設(shè)備之間。然而由于數(shù)個外圍設(shè)備的引腳共用同一條接線，共用同一接線的數(shù)個裝置將無法同時與集成電路連通，以致于此種引腳共用系統(tǒng)的多個外圍設(shè)備常受限于共用接線而處于閑置狀態(tài)。如果能令部分外圍設(shè)備于分享接線或引腳的同時，亦能同時被集成電路所控制，則計算機系統(tǒng)整體的效能將因而提高。

發(fā)明內(nèi)容
本發(fā)明關(guān)于一種引腳共用系統(tǒng)，用來共用外圍設(shè)備與集成電路間連接的線路。
引腳共用系統(tǒng)包含一集成電路、第一裝置、第二裝置、存儲器裝置、第一組接線、第二組接線、以及第三組接線。集成電路包含一第一引腳組與第二引腳組。第一裝置包含第一組數(shù)據(jù)引腳。第二裝置包含一組輸出入數(shù)據(jù)地址引腳。存儲器裝置包含一組低地址引腳、一組高地址引腳與一組存儲器數(shù)據(jù)引腳。第一組接線連接第一組數(shù)據(jù)引腳與低地址引腳組至第一引腳組。第二組接線連接存儲器數(shù)據(jù)引腳組與輸出入數(shù)據(jù)地址引腳組至第二引腳組。第二組接線還包含連接于輸出入數(shù)據(jù)地址引腳與第二引腳組間的寄存器，該寄存器用以暫時存儲一組地址信息，隨后將所存儲的地址信息傳送至第二裝置。第三組接線連接高地址引腳組與寄存器至第二引腳組。
本引腳共用系統(tǒng)可使集成電路同時控制一個以上外圍設(shè)備，并使集成電路的數(shù)個引腳可以被數(shù)個外圍設(shè)備所共用，以提高外圍設(shè)備使用的效率以及降低集成電路所須的接腳數(shù)目。


圖1為本發(fā)明引腳共用系統(tǒng)第一實施例的示意圖。
圖2為圖1集成電路的示意圖。
圖3為本發(fā)明引腳共用系統(tǒng)第二實施例的示意圖。
圖4為本發(fā)明引腳共用系統(tǒng)第三實施例的示意圖。
附圖標(biāo)號說明10引腳共用系統(tǒng)12集成電路14第一裝置16第二裝置18存儲器裝置 20第一引腳組22第二引腳組 26第一組數(shù)據(jù)引腳28輸出入數(shù)據(jù)地址引腳 30低地址引腳32高地址引腳 34存儲器數(shù)據(jù)引腳40第一組接線 42第二組接線44第三組接線 46寄存器50引腳選擇模塊52控制模塊54裁決器 56存儲器控制器58第一裝置控制器 60第二裝置控制器66第四組接線 68第一邏輯門70第二邏輯門 72讀取引腳74寫入引腳76存儲器控制引腳
80第三邏輯門 82裝置控制接腳221集成電路地址引腳 222集成電路數(shù)據(jù)引腳223集成電路控制引腳281第二裝置數(shù)據(jù)輸入引腳282第二裝置數(shù)據(jù)輸出引腳283第二裝置地址引腳具體實施方式
請參閱圖1，圖1為本發(fā)明引腳共用系統(tǒng)10第一實施例的示意圖。引腳共用系統(tǒng)10包含集成電路12，第一裝置14，第二裝置16，以及存儲器裝置18等外圍設(shè)備。集成電路包含第一引腳組20與第二引腳組22。第一裝置14具有第一組數(shù)據(jù)引腳26，第二裝置16具有一組輸出入數(shù)據(jù)地址引腳28，存儲器裝置18包含一組低地址引腳30、一組高地址引腳32與一組存儲器數(shù)據(jù)引腳34。
根據(jù)本發(fā)明的引腳共用系統(tǒng)10具有第一組接線40，第二組接線42，以及第三組接線44，用以連接集成電路12與第一裝置14，第二裝置16，以及存儲器裝置18。第一組接線40連接第一組數(shù)據(jù)引腳26與低地址引腳組30至第一引腳組20。第二組接線42用以連接存儲器數(shù)據(jù)引腳組34與輸出入數(shù)據(jù)地址引腳組28至該集成電路12的該第二引腳組22。第二組接線42還包含一寄存器46，連接于輸出入數(shù)據(jù)地址引腳組28與第二引腳組22之間，可暫時性地存儲數(shù)據(jù)，隨后將數(shù)據(jù)閂鎖。其中該組輸出入數(shù)據(jù)地址引腳28包含一組第二裝置數(shù)據(jù)輸入引腳281，一組第二裝置數(shù)據(jù)輸出引腳282，以及一組第二裝置地址引腳283，而該寄存器46則連接于該組第二裝置地址引腳283與該第二組引腳22之間。第三組接線44用以連接該組高地址引腳32與第二組接線42的寄存器46至第二引腳組22。其中，集成電路12的第二引腳組22可包含一組集成電路地址引腳221與一組集成電路數(shù)據(jù)引腳222，使得該第二組接線42連接至第二引腳組22的該組集成電路數(shù)據(jù)引腳222，而該第三組接線44則可連接至第二引腳組22的該組集成電路地址引腳221。
表一為各組接線與第一裝置14，第二裝置16，以及存儲器裝置18共享連接線表表一

請參閱表一，由表一可知第一組接線40，第二組接線42，以及第三組接線44被第一裝置14，第二裝置16，以及存儲器裝置18的共享程度。于本引腳共用系統(tǒng)中，第一裝置14，與第二裝置16并未共用任何一組接線。第一組接線40由存儲器裝置18的低地址引腳30與第一裝置14的數(shù)據(jù)引腳26分享以傳輸數(shù)據(jù)至集成電路12的第一引腳組20。第二組接線42由存儲器裝置18的存儲器數(shù)據(jù)引腳34與第二裝置16的輸出入數(shù)據(jù)地址引腳28分享以傳輸數(shù)據(jù)至第二引腳組22的該組集成電路數(shù)據(jù)引腳222。第三組接線44則連接存儲器裝置18的高地址引腳32及第二組接線42上的寄存器46至第二引腳組22的該第一組集成電路地址引腳221。此時，集成電路12的第一引腳組由第一裝置14與存儲器裝置18共用，集成電路12的集成電路地址引腳221以及集成電路數(shù)據(jù)引腳222由第二裝置16與存儲器裝置18共用。
表二為本發(fā)明引腳共用系統(tǒng)10裝置使用與信號對照表。
表二

根據(jù)表二的描述，橫軸為引腳共用系統(tǒng)10的外圍設(shè)備使用狀態(tài)，縱軸則表示三組接線中所傳輸?shù)男盘?。?dāng)存儲器裝置18被使用時，第一組接線40用以傳輸?shù)偷刂沸盘?，第二組接線42用以傳輸存儲器數(shù)據(jù)信號，第三組接線44用以傳輸高地址信號至存儲器裝置18。當(dāng)?shù)谝谎b置14被使用時，第一組接線40用以傳輸數(shù)據(jù)信號。
當(dāng)有數(shù)據(jù)欲寫入該第二裝置16時，第二組接線42用以分時地傳輸數(shù)據(jù)或地址信號至第二裝置16，第三組接線44則用以傳輸?shù)刂烽V鎖指令(AddressLatch Enable，ALE)至寄存器46。此時，第二組接線42于第一時間將地址信號傳輸至寄存器46寄存，并且等候等候地址閂鎖指令，而第三組接線44傳輸?shù)刂烽V鎖指令至寄存器46以使地址數(shù)據(jù)得以被傳輸至第二裝置16的該組第二裝置地址引腳283。于第二時間時，第二組接線42將另一數(shù)據(jù)信息傳輸至第二裝置16的該組第二裝置數(shù)據(jù)輸入引腳281。由于第一裝置14與第二裝置16無共用的接線或引腳，因此引腳共用系統(tǒng)10的第一裝置14與第二裝置16可同時運作。
請參閱圖2，圖2為圖1集成電路12的示意圖。集成電路12用以決定存儲器裝置(未顯示)、第一裝置(未顯示)與第二裝置(未顯示)各自的使用順序。集成電路12包含引腳選擇模塊50(Pin Mux Selection Module)與控制模塊52(Control Module)?？刂颇K52包含裁決器54，存儲器控制器56，第一裝置控制器58，以及第二裝置控制器60，以決定外圍設(shè)備各自的使用順序。引腳選擇模塊50則受裁決器54控制與第一引腳組20以及第二引腳組22相連接，用以傳送存儲器控制器56，第一裝置控制器58，以及第二裝置控制器60的控制信號至第一引腳組20與第二引腳組22并經(jīng)由第一組接線(未顯示)、第二組接線(未顯示)以及第三組接線(未顯示)與多個信號至外圍設(shè)備相通。
當(dāng)存儲器裝置被使用時，控制模塊52中的裁決器54(Arbitrator)將裁定(Arbitrate)由存儲器控制器56存取(Access)引腳選擇模塊50，引腳選擇模塊50進一步將第一組接線40，第二組接線42，以及第三組接線44分配予以存儲器控制器56，以傳輸信號并控制存儲器裝置18。
當(dāng)存儲器裝置18未被使用時，控制模塊52中的裁決器54(Arbitrator)將裁定(Arbitrate)第一裝置控制器58與第二裝置控制器60為可被使用的狀態(tài)。此時，第一裝置控制器58可存取第一裝置14，同時第二裝置控制器60則可存取第二裝置16。引腳選擇模塊50進一步將第三組接線44與第二組接線42分配予第二裝置控制器60與第二裝置16，以及將第一組接線40線分配予第一裝置控制器58與第一裝置14，以使集成電路12得以同時傳輸信號到第一裝置14與第二裝置16。
請參閱圖3，圖3為本發(fā)明引腳共用系統(tǒng)10的第二實施例的示意圖。與前一實施例相比較，本實施例中進一步增加第四組接線66，以及第一邏輯門68、第二邏輯門70。第四組接線66連接第二裝置16的讀取引腳72、寫入引腳74與存儲器裝置18的存儲器控制引腳76至第二引腳組22的一集成電路控制引腳223。第一邏輯門68與第二邏輯門70位于第四組接線66上，分別與讀取引腳72與寫入引腳74連接。此外，原先用以連接高地址引腳32與寄存器46至第二引腳組22的第三組接線44，進一步更與第一邏輯門68、第二邏輯門70連接，以控制傳輸至第二裝置16的讀取引腳72、寫入引腳74。
請參閱表三，表三為本發(fā)明第二實施例各組接線與第一裝置14，第二裝置16，以及存儲器裝置18共享連接線表表三

與第一實施例相比較，第二實施例進一步將第四組接線66由讀取引腳72、寫入引腳74與存儲器控制引腳76共用，使第二引腳組22的集成電路控制引腳223得以由第二裝置16與存儲器裝置18分享，且此第四組接線66并未連接至第一裝置14。集成電路12的第一引腳組40由第一裝置14與存儲器裝置18共用，集成電路12的集成電路地址引腳221以及集成電路數(shù)據(jù)引腳222由第二裝置16與存儲器裝置18共用，集成電路12的集成電路存儲器控制引腳223由第二裝置16與存儲器裝置18共用。
請參閱表四，表四為本發(fā)明的第二實施例裝置使用與信號對照表。
表四

表四的橫軸為引腳共用系統(tǒng)10的外圍設(shè)備使用狀態(tài)，縱軸則表示三組接線中所傳輸?shù)男盘?。?dāng)存儲器裝置18被使用時，第一組接線40、第二組接線42、以及第三組接線44如同前述般被用于控制存儲器裝置18。第四組接線66于此狀態(tài)下用以傳輸存儲器控制信號至存儲器控制引腳76。當(dāng)?shù)谝谎b置14被使用時，第一組接線40用以傳輸數(shù)據(jù)信號至第一裝置14。當(dāng)?shù)诙b置16被使用時，除了第一實施例中的信號傳輸機制外，第三組接線44進一步傳送輸出入讀寫信號至第一邏輯門68以及第二邏輯門70。第四組接線66則傳送存儲器閑置信號至第一邏輯門68以及第二邏輯門70。兩組邏輯門68、70則判斷輸出入讀寫信號以及存儲器控制信號的值，將邏輯運算的結(jié)果分別傳送至讀取引腳72與寫入引腳74。此時集成電路12仍得以同時傳輸信號到第一裝置14與第二裝置16。
請參閱圖4，圖4為本發(fā)明的第三實施例的示意圖。與第一實施例相比較，本實施例中進一步增加第四組接線66，以及第三邏輯門80。第四組接線66連接第二裝置16的一裝置控制引腳82與存儲器裝置18的存儲器控制引腳76至第二引腳組22的的集成電路控制引腳223。第三組接線44進一步與第三邏輯門80連接，第三邏輯門80再進一步與第二裝置16的裝置控制接腳82連接。第三組接線44更進一步與第二裝置16的讀取引腳72，與寫入引腳74連接。
根據(jù)本發(fā)明的引腳共用系統(tǒng)的第一裝置可以為集成式電子接口的集成式電子驅(qū)動裝置(Integrated Device Electronic Device)，第二裝置則可以為一包含微控制器的微控制器裝置(Micro Controller Device)，而該存儲器裝置則可以為閃速存儲器(Flash Memory)。
與公知引腳共用系統(tǒng)相比較，本引腳共用系統(tǒng)可使集成電路同時控制一個以上外圍設(shè)備，并使集成電路的引腳可以被外圍設(shè)備所共享，以提升外圍設(shè)備使用的效率。
經(jīng)由以上較佳具體實施例的詳述，為希望能更加清楚描述本發(fā)明的特征與精神，而并非以上述所公開的較佳具體實施例來對本發(fā)明的范疇加以限制。相反地，其目的是希望能涵蓋各種改變及具有等效性的安排于本發(fā)明所欲申請的權(quán)利要求的范疇內(nèi)。
權(quán)利要求
1.一種引腳共用系統(tǒng)，該引腳共用系統(tǒng)包含一集成電路，該集成電路包含一第一引腳組與一第二引腳組；一第一裝置，該第一裝置包含一第一組數(shù)據(jù)引腳；一第二裝置，該第二裝置包含一組輸出入數(shù)據(jù)地址引腳；一存儲器裝置，該存儲器裝置包含一組低地址引腳、一組高地址引腳與一組存儲器數(shù)據(jù)引腳；一第一組接線，連接該第一組數(shù)據(jù)引腳與該組低地址引腳至該集成電路的該第一引腳組；一第二組接線，連接該組存儲器數(shù)據(jù)引腳與該組輸出入數(shù)據(jù)地址引腳至該集成電路的該第二引腳組，其中該第二組接線包含一寄存器，連接于該組輸出入數(shù)據(jù)地址引腳與該第二引腳組之間，用以暫時存儲一組地址信息，并于接收一地址閂鎖指令時，將所存儲的該組地址信息傳送至該第二裝置；以及一第三組接線，連接該存儲器裝置的高地址引腳與該第二組接線的寄存器的閂鎖指令至該集成電路的該第二引腳組。
2.如權(quán)利要求1所述的引腳共用系統(tǒng)，該集成電路控制該第一組接線、該第二組接線以及該第三組接線相通多個信號至該存儲器裝置、該第一裝置與該第二裝置的順序，以使該集成電路得以同時與該第一裝置以及該第二裝置相通。
3.如權(quán)利要求2所述的引腳共用系統(tǒng)，其中該集成電路包含一控制模塊，包含一存儲器控制器，一第一裝置控制器，以及一第二裝置控制器，以決定該存儲器裝置，該第一裝置與該第二裝置的使用順序；以及一引腳選擇模塊，連接至該控制模塊，以選擇該第一組接線，該第二組接線，或該第三組接線以傳送該多個信號。
4.如權(quán)利要求1所述的引腳共用系統(tǒng)，其中該第二引腳組包含一組集成電路地址引腳與一組集成電路數(shù)據(jù)引腳，該第二組接線連接至該組集成電路數(shù)據(jù)引腳，而該第三組接線連接至該組集成電路地址引腳。
5.如權(quán)利要求1所述的引腳共用系統(tǒng)，其中該第二裝置的該組輸出入數(shù)據(jù)地址引腳包含一組第二裝置數(shù)據(jù)輸入引腳，一組第二裝置數(shù)據(jù)輸出引腳，以及一組第二裝置地址引腳，該寄存器連接于該組第二裝置地址引腳與該第二引腳組之間。
6.如權(quán)利要求1所述的引腳共用系統(tǒng)，還包含一第四組接線與一組邏輯門，以連接該第二裝置的一讀取引腳、一寫入引腳、與該存儲器裝置的一存儲器控制引腳至該集成電路的該第二引腳組的一集成電路控制引腳，該組邏輯門并與該第三組接線相連。
7.如權(quán)利要求1所述的引腳共用系統(tǒng)，還包含一第四組接線與一邏輯門，以連接該第二裝置的一裝置控制引腳與該存儲器裝置的一存儲器控制引腳至該集成電路的該第二引腳組的一集成電路控制引腳，該邏輯門和該第二裝置的一讀取引腳與一寫入引腳并與該第三組接線相連。
8.如權(quán)利要求6或第7所述的引腳共用系統(tǒng)，該集成電路控制該第一組接線、該第二組接線、該第三組接線與該第四組接線相通多個信號至該存儲器裝置、該第一裝置與該第二裝置的順序，以使該集成電路得以同時與該第一裝置以及該第二裝置相通。
9.如權(quán)利要求8所述的引腳共用系統(tǒng)，其中該集成電路包含一控制模塊，包含一存儲器控制器，一第一裝置控制器，以及一第二裝置控制器，以決定該存儲器裝置，該第一裝置與該第二裝置的使用順序；以及一引腳選擇模塊，以選擇該第一組接線，該第二組接線，該第三組接線，或該第四組接線以傳送該多個信號。
10.如權(quán)利要求1所述的引腳共用系統(tǒng)，其中該第一裝置包含一集成電子式驅(qū)動裝置。
11.如權(quán)利要求1所述的引腳共用系統(tǒng)，其中該第二裝置包含一微控制器裝置。
12.如權(quán)利要求1所述的引腳共用系統(tǒng)，其中該存儲器裝置包含一快閃存儲器。
全文摘要
引腳共用系統(tǒng)包含一集成電路、第一裝置、第二裝置、存儲器裝置、第一組接線、第二組接線、以及第三組接線。集成電路包含一第一引腳組與第二引腳組。第一裝置包含第一組數(shù)據(jù)引腳。第二裝置包含一組輸出入數(shù)據(jù)地址引腳。存儲器裝置包含一組低地址引腳、一組高地址引腳與一組存儲器數(shù)據(jù)引腳。第一組接線連接第一組數(shù)據(jù)引腳與低地址引腳組至第一引腳組。第二組接線連接存儲器數(shù)據(jù)引腳組與輸出入數(shù)據(jù)地址引腳組至第二引腳組。第二組接線還包含連接于輸出入數(shù)據(jù)地址引腳與第二引腳組間的寄存器，該寄存器用以暫時存儲一組地址信息，隨后將所存儲的地址信息傳送至第二裝置。第三組接線連接高地址引腳組與寄存器至第二引腳組。
文檔編號G06F13/40GK1684056SQ20041003288
公開日2005年10月19日 申請日期2004年4月13日 優(yōu)先權(quán)日2004年4月13日
發(fā)明者蔡忠宏 申請人:聯(lián)發(fā)科技股份有限公司