專利名稱：具有高效取模尋址單元的數(shù)字信號(hào)處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種數(shù)字信號(hào)處理器，特別是一種具有高效取模尋址單元的數(shù)字信號(hào)處理器，對(duì)數(shù)字信號(hào)處理器中的取模尋址單元的結(jié)構(gòu)進(jìn)行了創(chuàng)新，屬于數(shù)字信號(hào)處理領(lǐng)域。
背景技術(shù)：
在數(shù)字信號(hào)處理器中，支持不同尋址方式的地址產(chǎn)生單元是內(nèi)核中不可缺少的關(guān)鍵部件。它主要完成對(duì)地址的增減和取模運(yùn)算。具體分為自增1運(yùn)算，自減1運(yùn)算，自增N運(yùn)算，自減N運(yùn)算，自增立即數(shù)運(yùn)算，自減立即數(shù)運(yùn)算，自增取模運(yùn)算，自減取模運(yùn)算。其中自增(減)取模運(yùn)算就是把基址寄存器的值加上變址寄存器中的值，然后根據(jù)模數(shù)寄存器中的值對(duì)其和的后若干位進(jìn)行取模運(yùn)算，使得結(jié)果在規(guī)定的上下界的范圍內(nèi)。在美國(guó)TI(Texas Instrument)公司TMS320C6000數(shù)字信號(hào)處理器參考手冊(cè)(TMS320C6000 CPU and InstructionSet Reference Guide)以及在美國(guó)摩托羅拉(Motorola)公司的DSP56300 FamilyManual-24-bit Digital Signal Processor Revision 3.0中對(duì)取模尋址單元的實(shí)現(xiàn)方式作了介紹，代表了現(xiàn)在主流的實(shí)現(xiàn)方法?，F(xiàn)有的技術(shù)在算法上都是通過(guò)對(duì)循環(huán)隊(duì)列的操作來(lái)實(shí)現(xiàn)取模運(yùn)算的。具體來(lái)說(shuō)分為以下幾步對(duì)于增量操作，將原數(shù)同增加值相加得到中間結(jié)果，判斷中間結(jié)果是否大于模數(shù)值M，如果小于模數(shù)M則將結(jié)果發(fā)送到地址總線上，否則將中間結(jié)果減去M再將中間結(jié)果送到地址總線上；對(duì)于減量操作，將原數(shù)同減少值相減得到中間結(jié)果，判斷中間結(jié)果是否小于0，如果大于0則將結(jié)果發(fā)送到地址總線上，否則將中間結(jié)果加上M再將中間結(jié)果送到地址總線上。
然而，這種技術(shù)在實(shí)現(xiàn)上所需要的運(yùn)算單元數(shù)量較大。它至少需要一個(gè)加法單元，一個(gè)減法單元和一個(gè)比較器，因而所需要的面積較大，會(huì)使得芯片的成個(gè)芯片的性能下降。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對(duì)現(xiàn)有技術(shù)的不足，提供一種具有高效取模尋址單元的數(shù)字信號(hào)處理器，通過(guò)一種新的取模尋址單元的實(shí)現(xiàn)結(jié)構(gòu)，在保證實(shí)現(xiàn)所需功能的前提下，減少該單元所需的面積同時(shí)又減少最長(zhǎng)路徑上的時(shí)延，從而提高數(shù)字信號(hào)處理器的性能。
本發(fā)明涉及的數(shù)字信號(hào)處理器主要包括地址產(chǎn)生單元、指令譯碼單元、程序控制單元、算術(shù)運(yùn)算單元。程序控制單元通過(guò)指令總線向指令存儲(chǔ)器給出指令地址，并從指令存儲(chǔ)器中接收指令將它送到指令譯碼單元。指令譯碼單元將譯碼以后的數(shù)據(jù)發(fā)送到兩路并行的數(shù)據(jù)通道，即算術(shù)運(yùn)算單元和地址產(chǎn)生單元。算術(shù)運(yùn)算單元將其狀態(tài)信息傳給程序控制單元，并將運(yùn)算結(jié)果送給數(shù)據(jù)存儲(chǔ)器或者從數(shù)據(jù)存儲(chǔ)器接收數(shù)據(jù)。地址產(chǎn)生單元將地址值送給數(shù)據(jù)存儲(chǔ)器，指定相應(yīng)的存儲(chǔ)和讀寫的位置。本發(fā)明所述的高效取模尋址單元位于地址產(chǎn)生單元內(nèi)部。
本發(fā)明的取模尋址單元在原有實(shí)現(xiàn)技術(shù)的基礎(chǔ)上進(jìn)行了結(jié)構(gòu)上的改進(jìn)，采用了并行結(jié)構(gòu)來(lái)加速運(yùn)算的時(shí)間，主要包括基址寄存器組，變址寄存器組，模數(shù)寄存器組，全加器，進(jìn)位保留加法器和數(shù)據(jù)選擇器。基址寄存器組的輸出總線，變址寄存器組的輸出總線分別連接一個(gè)全加器和進(jìn)位保留加法器的輸入端，模數(shù)寄存器組的輸出總線也接到進(jìn)位保留加法器的輸入端，該進(jìn)位保留加法器的輸出端接入到另一個(gè)全加器，該全加器的進(jìn)位輸入線接到高電平，同時(shí)它的進(jìn)位輸出端作為選擇信號(hào)接到數(shù)據(jù)選擇器的控制信號(hào)輸入端，數(shù)據(jù)選擇器的輸入端接在兩個(gè)全加器的輸出總線上。
本發(fā)明的取模尋址單元工作方式如下。基址寄存器，變址寄存器和模數(shù)寄存器接受從有效地址準(zhǔn)備單元傳過(guò)來(lái)的數(shù)據(jù)信息?；芳拇嫫骱妥冎芳拇嫫鞯闹捣謩e輸入到一個(gè)全加器和一個(gè)進(jìn)位保留加法器，同時(shí)模數(shù)寄存器的值也輸入到該進(jìn)位保留加法器。進(jìn)位保留加法器的兩個(gè)輸出作為中間結(jié)果又輸入到另一個(gè)全加器，同時(shí)該加法器的進(jìn)位輸出端連到數(shù)據(jù)選擇器上，來(lái)選擇兩個(gè)加法器的輸出結(jié)果。該結(jié)構(gòu)的工作原理基于二進(jìn)制補(bǔ)碼運(yùn)算的規(guī)則，即SUM＝R+Offset-M＝R+Offset+~M+1，也就是說(shuō)減去一個(gè)數(shù)等于加上這個(gè)數(shù)的去反再加1。這樣就可以對(duì)前三個(gè)數(shù)通過(guò)進(jìn)位保留加法器壓縮成兩個(gè)數(shù)，然后再接到一個(gè)全加器。所需要加的1可以直接接在全加器的進(jìn)位輸入端口上，這樣就省去了減法操作。同時(shí)，該全加器的進(jìn)位輸出反映了全加器輸出結(jié)果的正負(fù)，因而可以將該進(jìn)位輸出信號(hào)作為數(shù)據(jù)選擇器的控制信號(hào)。這樣又省去了一個(gè)比較復(fù)雜的比較器。本發(fā)明和原方法相比具有顯著進(jìn)步。它使得數(shù)字信號(hào)處理器取模單元的時(shí)延降低，同時(shí)由于省去了復(fù)雜的比較器而減少了芯片面積，這就提高了芯片的性能，增加了它的性價(jià)比。


圖1為本發(fā)明數(shù)字信號(hào)處理器的整體結(jié)構(gòu)框圖。
如圖1所示，本發(fā)明的處理器由數(shù)字信號(hào)處理器內(nèi)核和指令存儲(chǔ)器，數(shù)據(jù)存儲(chǔ)器連接而成，其中內(nèi)核包括程序控制單元，指令譯碼單元，算術(shù)運(yùn)算單元和地址產(chǎn)生單元。地址產(chǎn)生單元內(nèi)部包括有效地址準(zhǔn)備單元以及取模尋址單元。
圖2是本發(fā)明數(shù)字信號(hào)處理器中取模尋址單元的結(jié)構(gòu)框圖。
如圖2所示，取模尋址單元包括基址寄存器組，變址寄存器組，模數(shù)寄存器組，兩個(gè)全加器，進(jìn)位保留加法器和數(shù)據(jù)選擇器。圖2中各單元的連接總線包括基址寄存器組輸出的基址總線，變址寄存器組輸出的變址總線，模數(shù)寄存器組輸出的模數(shù)總線，全加器輸出總線，全加器的進(jìn)位輸入線和進(jìn)位輸出線，地址輸出總線。
具體實(shí)施例方式
以下結(jié)合附圖對(duì)本發(fā)明的技術(shù)方案作進(jìn)一步描述。
圖1中描述了本發(fā)明的數(shù)字信號(hào)處理器中各個(gè)組成模塊之間的關(guān)系。如圖1所示，數(shù)字信號(hào)處理器內(nèi)核的指令譯碼單元與算術(shù)運(yùn)算單元及地址產(chǎn)生單元相連，并雙向連接到程序控制單元；程序控制單元連接到指令存儲(chǔ)器，并從指令寄存器中獲取指令；算術(shù)運(yùn)算單元和程序控制單元單向相連；算術(shù)運(yùn)算單元雙向連接到數(shù)據(jù)存儲(chǔ)器，地址產(chǎn)生單元由地址總線連接到數(shù)據(jù)存儲(chǔ)器并能與算術(shù)運(yùn)算單元進(jìn)行雙向數(shù)據(jù)交換。取模尋址單元位于地址產(chǎn)生單元內(nèi)。
圖2是本發(fā)明數(shù)字信號(hào)處理器中取模尋址單元的結(jié)構(gòu)框圖。
如圖2所示，本發(fā)明的取模尋址單元采用了并行結(jié)構(gòu)來(lái)加速運(yùn)算的時(shí)間，主要包括基址寄存器組，變址寄存器組，模數(shù)寄存器組，全加器，進(jìn)位保留加法器和數(shù)據(jù)選擇器。各單元的連接總線包括基址寄存器組輸出的基址總線，變址寄存器組輸出的變址總線，模數(shù)寄存器組輸出的模數(shù)總線，全加器輸出總線，全加器的進(jìn)位輸入線和進(jìn)位輸出線，地址輸出總線。
基址寄存器組的輸出總線，變址寄存器組的輸出總線，和模數(shù)寄存器組的輸出總線分別接到進(jìn)位保留加法器的輸入端，進(jìn)位保留加法器的輸出端接入到全加器A，全加器A的進(jìn)位輸入線接到高電平，同時(shí)它的進(jìn)位輸出端作為選擇信號(hào)接到數(shù)據(jù)選擇器的控制信號(hào)輸入端，該數(shù)據(jù)選擇器的輸入端接在全加器A和全加器B的輸出總線上，其中全加器B的輸入端接在基址寄存器組的輸出總線和變址寄存器組的輸出總線上?；芳拇嫫鹘M、變址寄存器組和模數(shù)寄存器組的輸入端與有效地址準(zhǔn)備單元相連。
有效地址準(zhǔn)備單元接收地址譯碼單元的輸出對(duì)模數(shù)進(jìn)行了相應(yīng)的操作，基址寄存器組，變址寄存器組和模數(shù)寄存器組接受從有效地址準(zhǔn)備單元傳過(guò)來(lái)的數(shù)據(jù)信息。根據(jù)相應(yīng)的選擇控制信號(hào)，選擇相應(yīng)的基址寄存器的值，并通過(guò)基址總線分別作為全加器B和進(jìn)位保留加法器的一個(gè)輸入。通過(guò)同樣的過(guò)程，相應(yīng)的變址寄存器的值通過(guò)變址總線分別作為全加器B和進(jìn)位保留加法器的另一個(gè)輸入，同時(shí)相應(yīng)的模數(shù)寄存器的值通過(guò)模數(shù)總線也作為進(jìn)位保留加法器的一個(gè)輸入。進(jìn)位保留加法器的兩個(gè)輸出作為中間結(jié)果又輸入到全加器A，同時(shí)進(jìn)位輸入線提供全加器A所需要的加1信號(hào)。全加器A的進(jìn)位輸出端通過(guò)進(jìn)位輸出線連到數(shù)據(jù)選擇器上，如果進(jìn)位輸出線的值是0，數(shù)據(jù)選擇器選擇通過(guò)全加器A輸出總線傳來(lái)的全加器A輸出結(jié)果作為地址輸出總線的最終結(jié)果；如果進(jìn)位輸出線的值是1，數(shù)據(jù)選擇器選擇通過(guò)全加器B輸出總線傳來(lái)的全加器B輸出結(jié)果作為地址輸出總線的最終結(jié)果。
權(quán)利要求
1.一種具有高效取模尋址單元的數(shù)字信號(hào)處理器，包括地址產(chǎn)生單元、指令譯碼單元、程序控制單元、算術(shù)運(yùn)算單元，其特征在于在地址產(chǎn)生單元內(nèi)設(shè)置了取模尋址單元，主要包括基址寄存器組，變址寄存器組，模數(shù)寄存器組，全加器，進(jìn)位保留加法器和數(shù)據(jù)選擇器，基址寄存器組的輸出總線，變址寄存器組的輸出總線，和模數(shù)寄存器組的輸出總線分別接到進(jìn)位保留加法器的輸入端，進(jìn)位保留加法器的輸出端接入到全加器A，全加器A的進(jìn)位輸入線接到高電平，同時(shí)它的進(jìn)位輸出端作為選擇信號(hào)接到數(shù)據(jù)選擇器的控制信號(hào)輸入端，該數(shù)據(jù)選擇器的輸入端接在全加器A和全加器B的輸出總線上，其中全加器B的輸入端接在基址寄存器組的輸出總線和變址寄存器組的輸出總線上，基址寄存器組、變址寄存器組和模數(shù)寄存器組的輸入端與有效地址準(zhǔn)備單元相連。
全文摘要
一種具有高效取模尋址單元的數(shù)字信號(hào)處理器，在地址產(chǎn)生單元內(nèi)設(shè)置的取模尋址單元包括基址寄存器組，變址寄存器組，模數(shù)寄存器組，全加器，進(jìn)位保留加法器和數(shù)據(jù)選擇器，基址寄存器，變址寄存器和模數(shù)寄存器接受從有效地址準(zhǔn)備單元傳來(lái)的數(shù)據(jù)信息，基址寄存器和變址寄存器的值分別輸入到一個(gè)全加器和進(jìn)位保留加法器，同時(shí)模數(shù)寄存器的值也輸入到該進(jìn)位保留加法器，進(jìn)位保留加法器的兩個(gè)輸出作為中間結(jié)果又輸入到另一個(gè)全加器，同時(shí)該加法器的進(jìn)位輸出端連到數(shù)據(jù)選擇器上，來(lái)選擇兩個(gè)加法器的輸出結(jié)果。本發(fā)明使得數(shù)字信號(hào)處理器取模單元的時(shí)延降低，同時(shí)由于省去了復(fù)雜的比較器而減少了芯片面積，提高了芯片的性能，增加了它的性價(jià)比。
文檔編號(hào)G06F9/34GK1556470SQ20041001573
公開(kāi)日2004年12月22日 申請(qǐng)日期2004年1月9日 優(yōu)先權(quán)日2004年1月9日
發(fā)明者徐如淏, 陳健, 徐如 申請(qǐng)人:上海漢芯半導(dǎo)體科技有限公司