專利名稱：評估芯片的制作方法
技術領域：
本發(fā)明涉及一種評估芯片(evaluation chip)(下文稱為“EVA芯片”)，例如用于對仿真器中所使用的微計算機進行程序開發(fā)的集成電路。本發(fā)明具體涉及可以隨意改變指令執(zhí)行的中斷優(yōu)先級順序的EVA芯片。
背景技術：
例如，在JP H5-151014A中公開了一種常規(guī)EVA芯片。JPH5-151014A公開了一種EVA芯片，其對存儲在外部程序存儲器中的程序進行評估，并包含例如中央處理單元(下文稱為“CPU”)部分和數(shù)據(jù)鎖存器部分。在這種EVA芯片中，從程序存儲器讀取的指令被解碼，并且由CPU部分執(zhí)行解碼結果。在指令執(zhí)行結果被暫時保留在數(shù)據(jù)鎖存器部分之后，將這些結果有選擇地輸出到芯片的外部。由例如外部提供的跟蹤電路來評估這些數(shù)據(jù)。
在JP H5-151014A中公開的EVA芯片中，如果由從外部施加到程序存儲器中所存儲的程序的多個中斷請求信號來執(zhí)行中斷處理，則在該芯片中設置中斷電路。當從外部施加了多個中斷請求信號時，中斷電路根據(jù)預定的中斷優(yōu)先級順序產(chǎn)生多個中斷信號，對這些信號進行編碼以產(chǎn)生中斷向量地址，并在CPU部分中利用這些中斷向量地址執(zhí)行中斷處理。這里，因為中斷優(yōu)先級順序是通過規(guī)范而確定的，所以中斷優(yōu)先級順序是預定的，這使得可以通過固定優(yōu)先級順序來簡化中斷電路的結構。
但是，包含常規(guī)中斷電路的EVA芯片的缺點和不便之處在于當內(nèi)部CPU部分的中斷部分中的優(yōu)先級順序規(guī)范發(fā)生變化，或者一系列產(chǎn)品的CPU部分的中斷部分的優(yōu)先級順序規(guī)范有所不同時，由于作為EVA芯片特征的中斷優(yōu)先級是固定的，所以不能使用該EVA芯片。
據(jù)此，本領域的技術人員通過本公開的內(nèi)容顯然可以認識到存在對評估芯片進行改進的需求。本發(fā)明致力于本領域技術人員根據(jù)本公開可以很清楚認識到的這種需求以及其它需求。

發(fā)明內(nèi)容
為了解決上述問題，根據(jù)本發(fā)明第一方面的EVA芯片包括多個中斷優(yōu)先級順序確定電路；多個中斷信號產(chǎn)生電路；產(chǎn)生中斷向量地址的中斷向量地址產(chǎn)生電路；以及指令執(zhí)行裝置。
所述多個中斷優(yōu)先級順序確定電路對多個控制信號和多個中斷信號進行邏輯運算，所述多個控制信號是從外部施加的，用于中斷優(yōu)先級順序的修改控制。此外，各個中斷優(yōu)先級確定電路輸出中斷修改信號。多個中斷信號產(chǎn)生電路對多個中斷修改信號和從芯片外部施加的多個中斷請求信號進行邏輯運算。此外，多個中斷信號產(chǎn)生電路輸出中斷信號。中斷向量地址產(chǎn)生電路對多個中斷信號進行編碼并產(chǎn)生中斷向量地址。指令執(zhí)行裝置基于該中斷向量地址對按照優(yōu)先級順序從外部接收的中斷指令進行解碼，并順序地執(zhí)行解碼結果。
利用本發(fā)明的EVA芯片，可以通過從外部施加的用于中斷優(yōu)先級順序的修改控制的多個控制信號隨意修改所述中斷信號產(chǎn)生電路的中斷優(yōu)先級順序，從而可以由一種類型的EVA芯片支持多個中斷信號產(chǎn)生電路具有不同優(yōu)先級順序的情況下的指令執(zhí)行裝置，這增加了便利性并降低了成本。
通過由多個優(yōu)先級順序控制寄存器產(chǎn)生多個控制信號的結構，即使中斷數(shù)量增加，控制信號輸入端子的數(shù)量也不會增加，這使得可以防止端子的空間不足的問題。
通過由一個中斷優(yōu)先級順序控制移位寄存器產(chǎn)生多個控制信號的結構，能夠以不依賴于用于控制EVA芯片的CPU的獨立形式來操作EVA芯片。
對于本領域技術人員，通過以下結合附圖公開了本發(fā)明的優(yōu)選實施例的詳細說明，本發(fā)明的這些和其它目的、特征和優(yōu)點將變得明顯。


下面說明構成此原始公開的一部分的附圖圖1是根據(jù)本發(fā)明第一實施例的EVA芯片的示意圖；圖2是根據(jù)本發(fā)明第二實施例的EVA芯片的示意圖；和圖3是根據(jù)本發(fā)明第三實施例的EVA芯片的示意圖。
具體實施例方式
下面參照

本發(fā)明的所選實施例。根據(jù)本公開，對本技術領域的技術人員來說，以下對本發(fā)明的實施例的說明只是示例性的，而不是為了限制所附權利要求及其等同所定義的本發(fā)明。
本發(fā)明的EVA芯片包括多個中斷優(yōu)先級順序確定電路、多個中斷信號產(chǎn)生電路、中斷向量地址產(chǎn)生電路、以及指令執(zhí)行裝置。多個中斷優(yōu)先級順序確定電路對從芯片外部施加的用于進行中斷優(yōu)先級順序的修改控制的多個控制信號以及多個中斷信號進行邏輯運算。各個中斷優(yōu)先級順序確定電路輸出中斷修改信號。多個中斷信號產(chǎn)生電路對多個中斷修改信號和從外部施加的多個中斷請求信號進行邏輯運算。此外，多個中斷信號產(chǎn)生電路輸出所述中斷信號。中斷向量地址產(chǎn)生電路對多個中斷信號進行編碼并產(chǎn)生中斷向量地址。指令執(zhí)行裝置由微計算機芯(core)制成，用于根據(jù)中斷向量地址對以優(yōu)先級順序從外部接收的中斷指令進行解碼，并順序地執(zhí)行這些解碼結果。
這里，多個控制信號是從外部控制信號輸入端子輸入的，或者基于從芯片外部施加的數(shù)據(jù)而由內(nèi)部設置的多個優(yōu)先級順序控制寄存器產(chǎn)生。另選地，可以在加電期間，由內(nèi)部設置的中斷優(yōu)先級順序控制移位寄存器基于從外部施加的串行數(shù)據(jù)來產(chǎn)生多個控制信號。
實施例1結構圖1是根據(jù)本發(fā)明第一實施例(實施例1)的EVA芯片10的示意圖。
EVA芯片10對存儲在外部程序存儲器100中的程序進行評估。EVA芯片10包括四組控制信號輸入端子11-1至11-4、12-1至12-4、13-1至13-4、和14-1至14-4；四個中斷請求信號輸入端子15-1至15-4；一個指令輸入端子16；一個地址輸出端子17；多個數(shù)據(jù)輸出端子18；以及多個控制信號輸出端子19。將用于對程序進行中斷優(yōu)先級順序的修改控制的多個(例如4個)四位控制信號S11、S12、S13和S14分別輸入到四組控制信號輸入端子11-1至11-4、12-1至12-4、13-1至13-4、以及14-1至14-4中。將四個中斷請求信號輸入到四個中斷請求信號輸入端子15-1至15-4。將從程序存儲器100讀取的指令輸入到指令輸入端子16。地址輸出端子17輸出一地址，以讀取該指令。多個控制信號輸出端子19輸出多個控制信號。
各個控制信號S11、S12、S13和S14分別由例如四位數(shù)字信號組成。四個中斷優(yōu)先級順序確定電路20-1至20-4分別與四組控制信號輸入端子11-1至11-4、12-1至12-4、13-1至13-4、以及14-1至14-4相連接，以輸入這些數(shù)字信號。各個中斷優(yōu)先級順序確定電路20-1至20-4是如下一種電路，其通過對從外部輸入的控制信號S11至S14，以及從芯片10內(nèi)部施加的四個中斷信號S31-1至S31-4中的三個中斷信號進行邏輯運算，而分別輸出中斷修改信號S24-1至S24-4。
中斷優(yōu)先級順序確定電路20-1包括三個2輸入與門21-1、22-1、23-1以及一個4輸入或門24-1。三個2輸入與門21-1、22-1和23-1分別與輸入端子11-2至11-4以及中斷信號線S31-2至S31-4相連接。該一個四輸入或門24-1與輸入端子11-1以及與門21-1至23-1的輸出端子相連接。中斷修改信號S24-1從或門24-1輸出。類似地，其它中斷優(yōu)先級順序確定電路20-2至20-4中的每一個包括三個2輸入與門21-2至23-2、21-3至23-3、21-4至23-4，以及一個4輸入或門24-2至24-4，并且分別從或門24-2至24-4輸出中斷修改信號S24-2至S24-4。四個中斷信號產(chǎn)生電路(例如，中斷模塊)30-1至30-4分別連接到這些中斷修改信號線S24-1至S24-4。
各個中斷模塊30-1至30-4是如下一種電路，其通過對從外部輸入的中斷請求信號S15-1至S15-4和中斷修改信號S24-1至S24-4進行邏輯運算(例如“與”邏輯)，而分別輸出中斷信號S31-1至S31-4，并且包括例如一個2輸入與門31-1至31-4。中斷信號線S31-1至S31-4連接到與門21-1至23-1、21-2至23-2、21-3至23-3以及21-4至23-4的輸入端子，并連接到中斷向量地址產(chǎn)生電路40。中斷向量地址產(chǎn)生電路40是通過對四個中斷信號S31-1至S31-4進行編碼而產(chǎn)生中斷向量地址S40的電路，并且包括例如編碼器組合電路。指令執(zhí)行裝置50(包括CPU的目標微計算機的內(nèi)核；下文稱為“微計算機芯”)與中斷向量地址產(chǎn)生電路40的輸出端子相連接。
微計算機芯50對根據(jù)中斷向量地址S40以特定優(yōu)先級順序從程序存儲器100讀取的中斷指令(中斷程序)進行解碼，并順序地執(zhí)行解碼結果。指令輸入端子16、地址輸出端子17、多個數(shù)據(jù)輸出端子18、以及多個控制信號輸出端子19與微計算機芯50相連接。微計算機芯50包括控制部分51、運算部分52、寄存器部分53、和存儲器54。例如，控制部分51在指令寄存器中保留從指令輸入端子16讀取的程序存儲器100的中斷程序，通過指令解碼器解釋該中斷程序，并輸出控制信號。運算部分52通過算術邏輯單元(下文稱為“ALU”)52-1執(zhí)行數(shù)據(jù)的算術運算和邏輯運算，并將數(shù)據(jù)暫存在累加器52-2(下文稱為“ACC”)中。寄存器部分53具有多個寄存器，以及為程序存儲器100指定讀取地址的程序計數(shù)器。存儲器54(下文稱為“RAM”)可通過隨機存取方式來讀寫數(shù)據(jù)。
例如，將寫入ACC 52-2中的寫數(shù)據(jù)(write data)、RAM 54的寫數(shù)據(jù)、以及用于RAM 54的寫地址通過數(shù)據(jù)總線由數(shù)據(jù)輸出端子18從微計算機芯50輸出到外部。此外，從微計算機芯50的控制部分輸出表示ACC52-2的寫數(shù)據(jù)的鎖存定時的ACC數(shù)據(jù)鎖存信號、表示寫入RAM 54的寫數(shù)據(jù)的鎖存定時的RAM數(shù)據(jù)鎖存信號、以及表示RAM地址的鎖存定時的RAM地址鎖存信號。此外，將這些信號通過多個信號線從多個控制信號輸出端子19輸出到外部。
操作當使用EVA芯片10評估程序存儲器100中的程序時，EVA芯片10從微計算機芯50內(nèi)部的寄存器部分53輸出寫地址，通過輸出端子17將該寫地址提供給程序存儲器100，并讀出與該寫地址對應的指令。將已經(jīng)讀取的指令通過輸入端子16發(fā)送到微計算機芯50內(nèi)部的控制部分51。控制部分51在指令寄存器中暫存來自程序存儲器100的指令；通過指令解碼器對所存儲的指令進行解碼并輸出對微計算機芯50進行控制的控制信號；并輸出例如ACC數(shù)據(jù)鎖存信號、RAM數(shù)據(jù)鎖存信號以及RAM地址鎖存信號。控制部分51將這些信號從多個輸出端子19發(fā)送到外部。微計算機芯50使用例如運算部分52內(nèi)部的ACC 52-2和ALU 52-1來執(zhí)行運算，將來自程序存儲器100的指令的執(zhí)行結果存儲在RAM 54中，并通過多個輸出端子18將執(zhí)行結果發(fā)送到外部。
例如，根據(jù)ACC數(shù)據(jù)鎖存信號，將ACC數(shù)據(jù)鎖存在連接到輸出端子18和19的外部設備(圖中未示出)中。此外，通過跟蹤電路等評估ACC數(shù)據(jù)。
如果在執(zhí)行在程序存儲器100中的指令時，根據(jù)外部中斷請求信號S15-1至S15-4，從中斷向量地址生成電路40施加了第一優(yōu)先級級別的中斷向量地址S40，則微計算機芯50暫停正在進行的指令執(zhí)行，并執(zhí)行中斷向量地址S40中指明的程序存儲器100中的中斷程序。當中斷程序的執(zhí)行結束時，微計算機芯50繼續(xù)該暫停的指令執(zhí)行。
此后，當根據(jù)外部中斷請求信號S15-1至S15-4，從中斷向量地址產(chǎn)生電路40相繼施加了第二、第三和第四優(yōu)先級級別的中斷向量地址S40時，微計算機芯50進行與上述相同的中斷處理。
常規(guī)EVA芯片中的中斷優(yōu)先級順序是由中斷原因的連接順序來預先確定的。根據(jù)實施例1，通過從外部施加到輸入端子11-1至11-4、12-1至12-4、13-1至13-4和14-1至14-4的控制信號S11至S14的電位(邏輯電平0表示地電位GND，邏輯電平1表示電源電位VCC)可以如所期望地切換中斷模塊30-1至30-4中的每一個的中斷優(yōu)先級。
例如，為了將中斷優(yōu)先級順序設置為如下順序中斷模塊30-2→中斷模塊30-4→中斷模塊30-1→中斷模塊30-3，按照如下方式設置施加到輸入端子11-1至11-4、12-1至12-4、13-1至13-4、以及14-1至14-4的控制信號S11到S14的電位。此時，將施加到外部輸入端子15-1至15-4的中斷請求信號S15-1至S15-4中的每一個的電位都設為1。
施加到輸入端子11-1至11-4的控制信號S11的電位0，0，0，1施加到輸入端子12-1至12-4的控制信號S12的電位1，0，0，0施加到輸入端子13-1至13-4的控制信號S13的電位0，0，1，0施加到輸入端子14-1至14-4的控制信號S14的電位0，1，0，0由于輸入端子12-1的電位為1，所以從或門24-2輸出的中斷修改信號S24-2的電位變成1，從與門31-2輸出的中斷信號S31-2變成1，并且中斷模塊30-2呈現(xiàn)(assume)第一優(yōu)先級級別。由于中斷信號S31-2的電位為1，所以與門21-4的輸出電位變成1，從或門24-4輸出的中斷修改信號S24-4的電位變成1，從與門31-4輸出的中斷信號S31-4的電位變成1，并且中斷模塊30-4呈現(xiàn)第二優(yōu)先級級別。
由于中斷信號S31-4的電位為1，所以與門23-1的輸出電位變成1，從或門24-1輸出的中斷修改信號S24-1的電位變成1，從與門31-1輸出的中斷信號S31-1的電位變成1，并且中斷模塊30-1呈現(xiàn)第三優(yōu)先級級別。由于中斷信號S31-1的電位為1，所以與門22-3的輸出電位變成1，從或門24-3輸出的中斷修改信號S24-4的電位變成1，從與門31-3輸出的中斷信號S31-3的電位變成1，并且中斷模塊30-4呈現(xiàn)第四優(yōu)先級級別。
因此，從中斷向量地址產(chǎn)生電路40輸出與第一、第二、第三和第四優(yōu)先級級別的中斷信號S31-2、S31-4、S31-1和S31-3對應的中斷向量地址S40，并且微計算機芯50根據(jù)該優(yōu)先級順序執(zhí)行中斷處理。
效果根據(jù)實施例1，可以通過從外部施加到輸入端子11-1至11-4、12-1至12-4、13-1至13-4和14-1至14-4的控制信號S11到S14的電位，隨意修改中斷模塊30-1至30-4的優(yōu)先級順序，從而可以通過一種類型的EVA芯片10來支持在中斷模塊30-1至30-4具有不同優(yōu)先級順序的情況下的微計算機芯50，這增加了便利性并節(jié)約了成本。
實施例2結構圖2是表示根據(jù)本發(fā)明第二實施例(實施例2)的EVA芯片10A的示意圖。與圖1中的實施例1相同或類似的結構元件使用相似的標號。
在實施例1的EVA芯片10中，設置了控制信號輸入端子11-1至11-4、12-1至12-4、13-1至13-4、以及14-1至14-4，以切換中斷模塊30-1至30-4的中斷優(yōu)先級順序。不同的是，在實施例2的EVA芯片10A中，設置四個數(shù)據(jù)輸入端子61至64，以及分別連接到這些端子的四個優(yōu)先級順序控制寄存器71到74，來代替控制信號輸入端子11-1至11-4、12-1至12-4、13-1至13-4、以及14-1至14-4。
將有關中斷優(yōu)先級順序的數(shù)據(jù)從控制EVA芯片10A的CPU輸入到數(shù)據(jù)輸入端子61至64。優(yōu)先級順序控制寄存器71至74是如下一種電路，其保持從數(shù)據(jù)輸入端子61至64輸入的數(shù)據(jù)，并分別輸出與圖1的用于進行中斷優(yōu)先級順序修改控制的四位控制信號對應的四位信號。電路的輸出端子連接到與圖1中相同的與門21-1至23-1、21-2至23-2、21-3至23-3、21-4至23-4，以及或門24-1至24-4。該結構的其余部分與圖1所示的實施例1中的相似或相同。
操作當使用EVA芯片10A評估程序存儲器100中的程序時，操作與實施例1中相似或相同。
在實施例2中，可以通過數(shù)據(jù)輸入端子61至64將例如從控制EVA芯片10A的CPU施加的數(shù)據(jù)寫入優(yōu)先級順序控制寄存器71至74，來隨意切換中斷模塊30-1至30-4的中斷優(yōu)先級順序。
例如，為了將中斷優(yōu)先級順序設置為如下順序中斷模塊30-2→中斷模塊30-4→中斷模塊30-1→中斷模塊30-3，通過數(shù)據(jù)輸入端子61到64從外部將優(yōu)先級順序控制寄存器71到74的四位輸出端子的電位設置成以下條件。此時，將從外部施加到輸入端子15-1至15-4的中斷請求信號S15-1至S15-4中的每一個的電位都設為邏輯1。
優(yōu)先級順序控制寄存器71的四位輸出端子的電位01H(＝0，0，0，1)優(yōu)先級順序控制寄存器72的四位輸出端子的電位08H(＝1，0，0，0)優(yōu)先級順序控制寄存器73的四位輸出端子的電位02H(＝0，0，1，0)優(yōu)先級順序控制寄存器74的四位輸出端子的電位04H(＝0，1，0，0)與實施例1一樣，由于來自優(yōu)先級順序控制寄存器72的上部第一位的輸出端子的電位為1，所以從或門24-2輸出的中斷修改信號S24-2的電位變成1，從與門31-2輸出的中斷信號S31-2變成1，并且中斷模塊30-2呈現(xiàn)第一優(yōu)先級級別。由于中斷信號S31-2的電位是1，所以與門21-4的輸出電位變成1，從或門24-4輸出的中斷修改信號S24-4的電位變成1，從與門31-4輸出的中斷信號S31-4的電位變成1，并且中斷模塊30-4呈現(xiàn)第二優(yōu)先級級別。由于中斷信號31-4的電位是1，所以與門23-1的輸出電位變成1，從或門24-1輸出的中斷修改信號S24-1的電位變成1，從與門31-1輸出的中斷信號S31-1的電位變成1，并且中斷模塊30-1呈現(xiàn)第三優(yōu)先級。由于中斷信號31-1的電位是1，所以與門22-3的輸出電位變成1，從或門24-3輸出的中斷修改信號S24-3的電位變成1，從與門31-3輸出的中斷信號S31-3的電位變成1，并且中斷模塊30-3呈現(xiàn)第四優(yōu)先級。
因此，與實施例1一樣，與第一、第二、第三和第四優(yōu)先級級別的中斷信號S31-2、S31-4、S31-1、S31-3對應的中斷向量地址S40從中斷向量地址產(chǎn)生電路40輸出，并且微計算機芯50根據(jù)該優(yōu)先級順序執(zhí)行中斷處理。
效果在實施例2中，有下面兩個效果(1)和(2)(1)根據(jù)實施例2，通過將從控制EVA芯片10A的CPU等施加的數(shù)據(jù)寫入優(yōu)先級順序控制寄存器71到74，可以隨意修改中斷模塊30-1至30-4的中斷優(yōu)先級順序，以使得可以通過一種類型的EVA芯片10A來支持在中斷模塊30-1至30-4具有不同優(yōu)先級順序的情況下的微計算機芯50，這增加了便利性并降低了成本。
(2)在實施例1中，當中斷數(shù)量增加時，對EVA芯片10進行控制的控制信號輸入端子11-1至11-4、12-1至12-4、13-1至13-4、以及14-1至14-4的數(shù)量也將增加，導致EVA端子的空間不足。不同的是，根據(jù)實施例2，可以通過在EVA芯片10A內(nèi)部設置優(yōu)先級順序控制寄存器71到74來解決用于端子的空間過小的問題。
實施例3結構圖3是根據(jù)本發(fā)明第三實施例(實施例3)的EVA芯片10B的示意圖。與圖1中的實施例1和圖2中的實施例2相同的結構元件使用相似標號。
在實施例2的EVA芯片10A中，設置了數(shù)據(jù)輸入端子61到64以及優(yōu)先級順序控制寄存器71到74來切換中斷模塊30-1至30-4的中斷優(yōu)先級順序。不同的是，在實施例3的EVA芯片10B中，設置了三個輸入端子81至83以及連接到這些端子的12位中斷優(yōu)先級順序控制移位寄存器90，來代替數(shù)據(jù)輸入端子61至64以及優(yōu)先級順序控制寄存器71至74。
在輸入端子81處，從外部輸入串行12位優(yōu)先級順序數(shù)據(jù)S81，在輸入端子82處，從外部輸入同步時鐘S82；并且在輸入端子83處，從外部輸入時鐘使能信號S83。12位中斷優(yōu)先級順序控制移位寄存器90是如下一種電路，其接收從外部施加的串行12位數(shù)據(jù)S81，并根據(jù)從外部施加的同步時鐘S82將其轉換成并行數(shù)據(jù)。該12位中斷優(yōu)先級順序控制移位寄存器90并行地輸出與圖1中的用于進行中斷優(yōu)先級順序修改控制的四個4位控制信號對應的16位信號。與圖1中一樣，該電路的16個輸出端子連接到與門21-1至23-1、21-2至23-2、21-3至23-3、以及21-4至23-4，以及或門24-1至24-4。該結構的其余部分與圖1中的實施例1和圖2中的實施例2相似或相同。
操作當使用EVA芯片10B評估程序寄存器100中的程序時，操作與實施例1和2中的相似或相同。
在實施例3中，優(yōu)先級順序確定如下通過同步串行傳輸將例如由EVA芯片外部的開關預先準備的串行12位數(shù)據(jù)S81發(fā)送到輸入端子81。移位寄存器90基于同步時鐘S82接收該串行12位數(shù)據(jù)S81。當傳輸結束時，通過移位寄存器90將串行12位數(shù)據(jù)S81轉換成并行數(shù)據(jù)，并輸出。對時鐘使能信號S83設置輸入端子83，其中該時鐘使能信號S83進行控制以使能移位寄存器90的同步時鐘S82，并且在用于在加電期間使裝置復位的電源復位的例如邏輯“L”時段中，將時鐘使能信號S83設為使能狀態(tài)。
例如，為了將中斷優(yōu)先級順序設為以下順序中斷模塊30-2→中斷模塊30-4→中斷模塊30-1→中斷模塊30-3，通過輸入端子81將例如由EVA芯片外部的開關預先準備的以下串行12位數(shù)據(jù)S81發(fā)送到移位寄存器90。此時，將從外部施加到內(nèi)部端子15-1至15-4的中斷請求信號S15-1至S15-4中的每一個的電位設為邏輯1。
串行12位數(shù)據(jù)S810，0，0，1/1，0，0，0/0，0，1，0/0，1，0，0與實施例1和2一樣，由于來自移位寄存器90的上部第五位的輸出端子的電位為1，所以從或門24-2輸出的中斷修改信號S24-2的電位變成1，從與門31-2輸出的中斷信號S31-2變成1，并且中斷模塊30-2呈現(xiàn)第一優(yōu)先級級別。由于中斷信號S31-2的電位為1，所以與門21-4的輸出電位變成1，從或門24-4輸出的中斷修改信號S24-4的電位變成1，從與門31-4輸出的中斷信號S31-4的電位變成1，并且中斷模塊30-4呈現(xiàn)第二優(yōu)先級級別。
由于中斷信號S31-4的電位為1，所以與門23-1的輸出電位變成1，從或門24-1輸出的中斷修改信號S24-1的電位變成1，從與門31-1輸出的中斷信號S31-1的電位變成1，并且中斷模塊30-1呈現(xiàn)第三優(yōu)先級級別。由于中斷信號S31-1的電位為1，所以與門22-3的輸出電位變成1，從或門24-3輸出的中斷修改信號S24-3的電位變成1，從與門31-3輸出的中斷信號S31-3的電位變成1，并且中斷模塊30-3呈現(xiàn)第四優(yōu)先級級別。
因此，與實施例1和2一樣，從中斷向量地址產(chǎn)生電路40輸出與第一、第二、第三和第四優(yōu)先級級別的中斷信號S31-2、S31-4、S31-1、S31-3對應的中斷向量地址S40，并且微計算機芯50根據(jù)該優(yōu)先級順序進行中斷處理。
效果在實施例3中，有下面的兩個效果(1)和(2)(1)根據(jù)實施例3，通過中斷優(yōu)先級順序控制移位寄存器90的并行輸出數(shù)據(jù)，可以隨意修改中斷模塊30-1至30-4的中斷優(yōu)先級，這使得與實施例1和2一樣，可以通過一種類型的EVA芯片10B來支持在中斷模塊30-1至30-4具有不同優(yōu)先級順序的情況下的微計算機芯50，這增加了便利性并降低了成本。
(2)因為必須通過例如用于進行EVA芯片控制的CPU來將數(shù)據(jù)寫入寄存器71至74，所以實施例2不能以獨立模式(即，可以通過設備本身的功能完成從輸入到輸出的所有操作)來實現(xiàn)。與此不同的是，因為通過安裝移位寄存器90，當EVA芯片10B的電壓被激活時即確定了中斷優(yōu)先級順序，所以實施例3可以以不依賴于例如控制EVA芯片10B的CPU的獨立模式來操作。
本發(fā)明并不限于上述實施例，而是可以進行多種改進。作為這些改進的一個示例，下面的結構(a)和(b)可以作為實施例4。
(a)可以根據(jù)中斷數(shù)量，隨意改變中斷優(yōu)先級順序確定電路20-1至20-4、中斷模塊30-1至30-4、優(yōu)先級順序控制寄存器71至74以及中斷優(yōu)先級順序控制移位寄存器90的數(shù)目或位數(shù)。此外，還可以通過圖中未示出的電路來配置這些元件。
(b)例如可以通過增加其它功能塊等將微計算機芯50變成圖中未示出的結構。
如此處所使用的，以下方向性詞“向前、向后、向上、向下、垂直、水平，下面、和橫向”以及任何其它類似的方向性詞均表示配備本發(fā)明的設備的方向。因此，在用于描述本發(fā)明時，應當相對于配備了本發(fā)明的設備來解釋這些詞。
這里用于描述設備的組件、部分或部件的“配置”一詞包括被構造和/或編程為執(zhí)行所需功能的硬件和/或軟件。
此外，權利要求中的“裝置加功能(means-plus-function)”的表達包括可以用于執(zhí)行本發(fā)明的部件的功能的任意結構。
這里所使用的程度詞(如“基本”、“大約”和“近似”)意指所修飾詞的適當偏差量，其使得最終值不會顯著改變。例如，這些詞可以解釋為包括被修飾詞的至少±5％的偏移(如果該偏移不會否定其所修飾的詞的意思)。
本申請要求日本專利申請第2004-093053號的優(yōu)先權。在此通過引用并入日本專利申請第2004-093053號的全部公開內(nèi)容。
雖然只選擇了所選實施例來說明本發(fā)明，但是對于本領域技術人員，很顯然，可以在不脫離所附權利要求所定義的本發(fā)明的范圍的情況下對本公開進行各種變化和改進。此外，根據(jù)本發(fā)明實施例的以上說明只是用于示例，而不是用于限制所附權利要求及其等同所定義的本發(fā)明。因此，本發(fā)明的范圍并不限于所公開的實施例。
權利要求
1.一種評估芯片，包括多個中斷優(yōu)先級順序確定電路，其被配置為對用于進行中斷優(yōu)先級順序修改控制的多個控制信號和多個中斷信號進行邏輯運算，所述多個控制信號是從所述評估芯片的外部施加的，所述多個中斷優(yōu)先級確定電路中的每一個都被配置為輸出一中斷修改信號；多個中斷信號產(chǎn)生電路，其被配置為對多個所述中斷修改信號和從所述評估芯片外部施加的多個中斷請求信號進行邏輯運算，所述多個中斷信號產(chǎn)生電路被配置為輸出所述中斷信號；中斷向量地址產(chǎn)生電路，其被配置為對所述多個中斷信號進行編碼并產(chǎn)生中斷向量地址；以及指令執(zhí)行裝置，其被配置為根據(jù)所述中斷向量地址對以優(yōu)先級順序從所述評估芯片外部接收的中斷指令進行解碼，并順序地執(zhí)行所述解碼結果。
2.根據(jù)權利要求1所述的評估芯片，其中所述多個控制信號是從多個外部控制信號輸入端子輸入的。
3.根據(jù)權利要求2所述的評估芯片，其中所述指令執(zhí)行裝置包括控制部分、運算部分、寄存器部分和存儲器。
4.根據(jù)權利要求3所述的評估芯片，其中所述運算部分包括被配置為執(zhí)行算術運算的算術邏輯單元，以及被配置為進行暫存的累加器。
5.根據(jù)權利要求4所述的評估芯片，其中所述存儲器為隨機存取存儲器。
6.根據(jù)權利要求5所述的評估芯片，其中寫入所述累加器的寫數(shù)據(jù)、隨機存取存儲器的寫數(shù)據(jù)以及隨機存取存儲器的寫地址通過數(shù)據(jù)總線被輸出到至少一個輸出端子。
7.根據(jù)權利要求1所述的評估芯片，其中基于從所述評估芯片外部施加的數(shù)據(jù)，由內(nèi)部提供的多個優(yōu)先級順序控制寄存器產(chǎn)生所述多個控制信號。
8.根據(jù)權利要求7所述的評估芯片，其中所述指令執(zhí)行裝置包括控制部分、運算部分、寄存器部分和存儲器。
9.根據(jù)權利要求8所述的評估芯片，其中所述運算部分包括被配置為執(zhí)行算術運算的算術邏輯單元，以及被配置為進行暫存的累加器。
10.根據(jù)權利要求9所述的評估芯片，其中所述存儲器是隨機存取存儲器。
11.根據(jù)權利要求10所述的評估芯片，其中寫入累加器的寫數(shù)據(jù)、隨機存取存儲器的寫數(shù)據(jù)以及隨機存取存儲器的寫地址通過數(shù)據(jù)總線被輸出到至少一個輸出端子。
12.根據(jù)權利要求1所述的評估芯片，其中在加電期間，根據(jù)從所述評估芯片外部施加的串行數(shù)據(jù)，由在內(nèi)部提供的中斷優(yōu)先級順序控制移位寄存器產(chǎn)生所述多個控制信號。
13.根據(jù)權利要求12所述的評估芯片，其中所述指令執(zhí)行裝置包括控制部分、運算部分、寄存器部分和存儲器。
14.根據(jù)權利要求13所述的評估芯片，其中所述運算部分包括被配置為執(zhí)行算術運算的算術邏輯單元，以及被配置為進行暫存的累加器。
15.根據(jù)權利要求14所述的評估芯片，其中所述存儲器是隨機存取存儲器。
16.根據(jù)權利要求15所述的評估芯片，其中寫數(shù)據(jù)通過數(shù)據(jù)總線被輸出到至少一個輸出端子，所述寫數(shù)據(jù)為寫入累加器的寫數(shù)據(jù)、隨機存取存儲器的寫數(shù)據(jù)以及隨機存取存儲器的寫地址。
全文摘要
評估芯片。公開了一種中斷優(yōu)先級順序可以隨意改變的評估芯片。多個中斷優(yōu)先級順序確定電路(20－1至20－4)對從外部施加的用于進行中斷優(yōu)先級順序修改控制的多個信號(S11至S14)以及多個中斷信號(S31－1至S31－4)進行邏輯運算，并且輸出中斷修改信號(S24－1至S24－4)。多個中斷模塊(30－1至30－4)對多個信號(S24－1至S24－4)以及從外部施加的多個中斷請求信號(S15－1至S15－4)進行邏輯與運算。地址產(chǎn)生電路(40)對多個信號(S31－1至S31－4)進行編碼，并產(chǎn)生中斷向量地址(S40)。微計算機芯(50)基于該地址(S40)，執(zhí)行從外部程序存儲器(100)讀取的中斷指令。
文檔編號G06F11/22GK1673973SQ20041001144
公開日2005年9月28日 申請日期2004年12月20日 優(yōu)先權日2004年3月26日
發(fā)明者山崎博, 長友憲一郎 申請人:沖電氣工業(yè)株式會社