專(zhuān)利名稱(chēng)：動(dòng)態(tài)控制先進(jìn)先出內(nèi)存存取流程的方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于計(jì)算機(jī)系統(tǒng)，尤其是關(guān)于一種流程控制電路先進(jìn)先出數(shù)據(jù)流動(dòng)態(tài)控制的方法及系統(tǒng)，其能以動(dòng)態(tài)方式檢測(cè)并避免對(duì)一先進(jìn)先出(FIFO)內(nèi)存中需丟棄的數(shù)據(jù)項(xiàng)進(jìn)行讀取動(dòng)作的出現(xiàn)。
背景技術(shù)：
在多數(shù)計(jì)算機(jī)系統(tǒng)中，數(shù)據(jù)的傳輸通常進(jìn)行于一傳送元件及一接收元件間，并根據(jù)一控制信號(hào)與參數(shù)交換(handshake)協(xié)議方式完成。在計(jì)算機(jī)系統(tǒng)中，數(shù)據(jù)通常由傳送組件端以一大于接收組件所能實(shí)際處理的速度傳出，故常運(yùn)用高速緩沖器，如先進(jìn)先出(FIFO)內(nèi)存裝置等，使傳送組件及接收組件間的數(shù)據(jù)通訊得以順利進(jìn)行。
一般而言，一先進(jìn)先出(FIFO)裝置通常包含多個(gè)串行相接的儲(chǔ)存單位(或內(nèi)存位置)，其中數(shù)據(jù)依序被寫(xiě)入該處或自該處讀出。一寫(xiě)入地址指針保有儲(chǔ)存單位的寫(xiě)入二進(jìn)制地址，供下一寫(xiě)入動(dòng)作時(shí)將數(shù)據(jù)寫(xiě)進(jìn)該儲(chǔ)存單位中；一讀取地址指針保有該儲(chǔ)存單位的讀取二進(jìn)制地址，供下一讀取動(dòng)作時(shí)將數(shù)據(jù)自該儲(chǔ)存單位中讀出。
圖1所示為一傳統(tǒng)先進(jìn)先出(FIFO)裝置100，其至少包含一先進(jìn)先出(FIFO)內(nèi)存101、一寫(xiě)入地址電路103、一寫(xiě)入多任務(wù)器105、一讀取地址電路107、及一讀取多任務(wù)器109。再有，先進(jìn)先出(FIFO)內(nèi)存101可為隨機(jī)存取內(nèi)存(RAM)，使數(shù)據(jù)的寫(xiě)入及讀取動(dòng)作可同時(shí)在其中進(jìn)行，且其容量為N個(gè)字組。當(dāng)一讀取允許信號(hào)(RE)發(fā)出時(shí)，數(shù)據(jù)(DATA)自一讀取地址(RADR)所指定的地址中讀出，依一時(shí)脈信號(hào)(CLK)的脈波以逐個(gè)字組方式讀出；同樣地，當(dāng)一寫(xiě)入允許信號(hào)(WE)發(fā)出時(shí)，數(shù)據(jù)(DATA)寫(xiě)入一寫(xiě)入地址(WADR)所指定的地址中，依該時(shí)脈信號(hào)CLK的脈波以逐個(gè)字組方式寫(xiě)入。
讀取地址電路107接收該時(shí)脈信號(hào)CLK及讀取允許信號(hào)(RE)。當(dāng)讀取允許信號(hào)(RE)發(fā)出時(shí)，讀取地址電路107隨該時(shí)脈(clock)信號(hào)CLK的時(shí)脈將該讀取地址(RADR)加一。
寫(xiě)入地址電路103接收該時(shí)脈信號(hào)CLK及寫(xiě)入允許信號(hào)(WE)。當(dāng)寫(xiě)入允許信號(hào)(WE)發(fā)出時(shí)，寫(xiě)入地址電路103隨該時(shí)脈信號(hào)CLK的時(shí)脈將該寫(xiě)入地址(WADR)加一。
圖1所示傳統(tǒng)先進(jìn)先出(FIFO)裝置100可用以助于改善傳送組件及接收組件間的數(shù)據(jù)速率差。不過(guò)，該種傳統(tǒng)先進(jìn)先出(FIFO)裝置100不檢測(cè)或丟棄存于該先進(jìn)先出(FIFO)內(nèi)存101中的該丟棄數(shù)據(jù)，因此需要額外讀取周期來(lái)處理不需讀取的該丟棄數(shù)據(jù)。

發(fā)明內(nèi)容
鑒于上述公用裝置的缺陷，本發(fā)明提出一種動(dòng)態(tài)控制先進(jìn)先出(FIFO)內(nèi)存存取流程的系統(tǒng)、及一種執(zhí)行該動(dòng)態(tài)控制的方法。在本發(fā)明一實(shí)施例中，流程控制電路檢查下一或更多先進(jìn)先出(FIFO)內(nèi)存中所含的丟棄數(shù)據(jù)，其并于一緩存器中儲(chǔ)存下一有效讀取地址；接著，該下一有效讀取地址由緩存器載出，并在下一讀取動(dòng)作進(jìn)行時(shí)讀取該下一數(shù)據(jù)項(xiàng)。
也就是說(shuō)，本發(fā)明提供一種動(dòng)態(tài)控制先進(jìn)先出內(nèi)存存取流程的方法，其運(yùn)用一連接該第一先進(jìn)先出裝置的控制電路，且該方法包含下列步驟a)檢測(cè)該第一先進(jìn)先出裝置中發(fā)出的讀取激活信號(hào)，其中一第一讀取指針存有該第一先進(jìn)先出裝置中被讀取的數(shù)據(jù)項(xiàng)于一第一先進(jìn)先出內(nèi)存中的地址；b)檢測(cè)一或多丟棄數(shù)據(jù)項(xiàng)，且這些丟棄數(shù)據(jù)項(xiàng)的地址始于該第一讀取指針?biāo)娴牡刂罚患癱)將該下一有效數(shù)據(jù)項(xiàng)的地址載進(jìn)該第一讀取指針中。
本發(fā)明還提供一種動(dòng)態(tài)控制先進(jìn)先出內(nèi)存存取流程的系統(tǒng)，其至少包含一第一先進(jìn)先出(FIFO)裝置，具有一第先進(jìn)先出內(nèi)存一第一寫(xiě)入指針及一第一讀取指針，其中該第一寫(xiě)入指針存有一第一寫(xiě)入地址，而該第一讀取指針存有一第一讀取地址；一第二先進(jìn)先出裝置，連接至該第一先進(jìn)先出裝置，該第二先進(jìn)先出裝置具有一第二先進(jìn)先出內(nèi)存、一第二寫(xiě)入指針及一第二讀取指針，其中該第二寫(xiě)入指針存有一第二寫(xiě)入地址，該第二讀取指針則存有一第二讀取地址。
本發(fā)明又提供一種動(dòng)態(tài)控制先進(jìn)先出內(nèi)存存取流程的系統(tǒng)，其至少包含一第一先進(jìn)先出(FIFO)裝置，具有一第一先進(jìn)先出內(nèi)存、一第一寫(xiě)入指針及一第一讀取指針，其中該第一寫(xiě)入指針存有一第一寫(xiě)入地址，而該第一讀取指針存有一第一讀取地址；一第二先進(jìn)先出裝置，連接至該第一先進(jìn)先出裝置，該第二先進(jìn)先出裝置具有一第二先進(jìn)先出內(nèi)存、一第二寫(xiě)入指針及一第二讀取指針，其中該第二寫(xiě)入指針存有一第二寫(xiě)入地址，該第二讀取指針則存有一第二讀取地址；一控制器，連接至該第一先進(jìn)先出裝置及該第二先進(jìn)先出裝置；一第三先進(jìn)先出裝置，連接至該控制器，并具有一第三先進(jìn)先出內(nèi)存、一第三寫(xiě)入指針及一第三讀取指針，其中該第三寫(xiě)入指針存有一第三寫(xiě)入地址，而該第三讀取指針存有一第三讀取地址。
本發(fā)明的動(dòng)態(tài)控制先進(jìn)先出內(nèi)存存取流程的方法及系統(tǒng)令FIFO內(nèi)存中丟棄數(shù)據(jù)項(xiàng)的檢測(cè)得以進(jìn)行，也因此借著將讀取地址跳至下一有效數(shù)據(jù)項(xiàng)而不讀取丟棄的數(shù)據(jù)項(xiàng)，以節(jié)省讀取周期。
以下附圖及詳細(xì)說(shuō)明附于本發(fā)明的實(shí)施例詳細(xì)說(shuō)明書(shū)中，并構(gòu)其之部份，用以說(shuō)明本發(fā)明的原理。


圖1為一傳統(tǒng)先進(jìn)先出(FIFO)裝置的結(jié)構(gòu)圖。
圖2為根據(jù)本發(fā)明的先進(jìn)先出(FIFO)內(nèi)存存取流程動(dòng)態(tài)控制電路的結(jié)構(gòu)圖。
圖3為根據(jù)本發(fā)明的實(shí)施例中一先進(jìn)先出(FIFO)內(nèi)存存取流程控制電路的一讀取周期的流程圖。
圖4為一控制電路的結(jié)構(gòu)圖，該控制電路包含一先進(jìn)先出(FIFO)裝置，該先進(jìn)先出(FIFO)裝置與一三角形指針先進(jìn)先出內(nèi)存(TRI_PTR FIFO)及一表頭先進(jìn)先出內(nèi)存(Header FIFO)共同工作，藉以檢測(cè)并避免丟棄數(shù)據(jù)的讀取。
圖5為本發(fā)明一實(shí)施例的一三角形指針先進(jìn)先出內(nèi)存(TRI_PTR FIFO)的示意圖，其包含五個(gè)地址指針。
圖6為本發(fā)明另一實(shí)施例的一三角形指針先進(jìn)先出內(nèi)存(TRI_PTRFIFO)的示意圖，其包含三個(gè)地址指針。
圖7為說(shuō)明如圖4所示的結(jié)構(gòu)圖中一根據(jù)本發(fā)明的實(shí)施例中的詳細(xì)寫(xiě)入動(dòng)作的流程圖。
圖8為說(shuō)明如圖4所示的結(jié)構(gòu)圖中一根據(jù)本發(fā)明的實(shí)施例中的詳細(xì)讀取動(dòng)作的流程圖。
其中，附圖標(biāo)記說(shuō)明如下200先進(jìn)先出裝置 201先進(jìn)先出內(nèi)存202A寫(xiě)入控制電路 202B讀取控制電路203寫(xiě)入地址電路 205寫(xiě)入多任務(wù)器206第二多任務(wù)器 207讀取地址電路209第一多任務(wù)器 401算術(shù)邏輯單元415多任務(wù)器 417有效項(xiàng)419表頭處理緩存器 421比較器423正反器 425表頭先進(jìn)先出內(nèi)存(Header FIFO)427三角形指針先進(jìn)先出內(nèi)存(TRI_PTR FIFO)429控制器 431輸出制臺(tái)433拒絕/剔除緩存器具體實(shí)施方式
以下敘述用以使本領(lǐng)域的普通技術(shù)人員得以制造或使用本發(fā)明。這些再有，本領(lǐng)域的普通技術(shù)人必可輕易加以不同的修改，且本發(fā)明中的技術(shù)方案一般性原則可用于其它實(shí)施例中。因此，本發(fā)明并不限于此處所描述的特定圖2所示為本發(fā)明一實(shí)施例中的一先進(jìn)先出(FIFO)裝置200，其至少包含一先進(jìn)先出(FIFO)內(nèi)存201、一寫(xiě)入控制電路202A、及一讀取控制電路202B。其中，先進(jìn)先出(FIFO)內(nèi)存201可為一隨機(jī)存取內(nèi)存(RAM)，該RAM中可同時(shí)進(jìn)行數(shù)據(jù)的讀取及寫(xiě)入工作，且其容量為N個(gè)字組。
寫(xiě)入控制電路202A還包含一寫(xiě)入地址電路203及一寫(xiě)入多任務(wù)器205。當(dāng)一寫(xiě)入允許信號(hào)(WE)發(fā)出時(shí)，數(shù)據(jù)(WDATA)被寫(xiě)進(jìn)一寫(xiě)入地址(WADR)所指定的地址中，依一時(shí)脈信號(hào)CLK的時(shí)脈以逐個(gè)字組的方式寫(xiě)入。
在一寫(xiě)入動(dòng)作進(jìn)行時(shí)，寫(xiě)入控制電路202A接收時(shí)脈信號(hào)CLK及寫(xiě)入允許信號(hào)(WE)。當(dāng)寫(xiě)入允許信號(hào)(WE)發(fā)出時(shí)，寫(xiě)入地址電路203依時(shí)脈信號(hào)CLK的時(shí)脈對(duì)寫(xiě)入地址(WADR)加一。而且，當(dāng)寫(xiě)入允許信號(hào)(WE)及時(shí)脈信號(hào)CLK發(fā)出時(shí)，寫(xiě)入多任務(wù)器205選擇輸入“1”，用以使寫(xiě)入地址(WADR)加一。
讀取控制電路202B還包含一讀取地址電路207、一第一多任務(wù)器209及一第二多任務(wù)器206。當(dāng)一讀取允許信號(hào)(RE)發(fā)出時(shí)，數(shù)據(jù)(RDATA)由一讀取地址(RADR)所指定的地址中讀出，依時(shí)脈信號(hào)CLK的時(shí)脈以逐個(gè)字組的方式讀取。
再有，讀取控制電路202B以兩種模式工作，且該兩種模式以第二多任務(wù)器206調(diào)節(jié)。圖3所示為讀取控制202B的功能步驟。在步驟301時(shí)，RE及CLK信號(hào)發(fā)出，表示一讀取動(dòng)作的要求已發(fā)生。在步驟303時(shí)，檢查一clean_act信號(hào)(顯示于圖2中)是否已發(fā)出，該信號(hào)用以指出將被讀取的下一或多數(shù)據(jù)項(xiàng)為丟棄數(shù)據(jù)項(xiàng)，如圖2的ODATA1、ODATA2及ODATA3等。因此，若clean_act信號(hào)發(fā)出時(shí)，一next_valid(顯示于圖2中)指針即被選定(步驟305)，接著加載由next_valid指針?biāo)甘镜囊幌乱挥行?shù)據(jù)項(xiàng)的地址，并記成RADR信號(hào)(步驟307)?，F(xiàn)請(qǐng)?jiān)偻貐㈤啿襟E303，若clean_act信號(hào)未被發(fā)出，則一讀取動(dòng)作便發(fā)生在讀取地址RADR上(步驟306)，且RADR接著加一(步驟308)。也就是說(shuō)，當(dāng)讀取允許信號(hào)(RE)及時(shí)脈信號(hào)CLK發(fā)出時(shí)，第一多任務(wù)器209選擇輸入“1”，藉以將讀取地址(RADR)加一。
圖4為一控制電路的結(jié)構(gòu)圖，其中該電路至少包含一先進(jìn)先出(FIFO)裝置，如先進(jìn)先出(FIFO)裝置200。在本發(fā)明一實(shí)施例中，該先進(jìn)先裝(FIFO)裝置200與三角形指針先進(jìn)先出內(nèi)存(TRI_PTR FIFO)427及表頭先進(jìn)先出內(nèi)存(Header FIFO)425兩傳統(tǒng)先進(jìn)先出(FIFO)裝置共同工作。圖4說(shuō)明的零件包含一算術(shù)邏輯單元(ALU)401、一控制器429、一拒絕/剔除緩存器433、一表頭處理緩存器419、一第一正反器DFFO、一第二正反器DFF1、一第三正反器DFF2、一第四正反器DFF3、一第五正反器DFF4、一第六正反器DFF5、一多任務(wù)器415、一有效項(xiàng)417、一先進(jìn)先出(FIFO)裝置200(如圖2所示)、一三角形指針先進(jìn)先出內(nèi)存(TRI_PTR FIFO)427、一比較器421、一正反器423及一表頭先進(jìn)先出內(nèi)存(Header FIFO)425。
三角形指針先進(jìn)先出內(nèi)存(TRI_PTR FIFO)427及表頭先進(jìn)先出內(nèi)存(Header FIFO)425與先進(jìn)先出(FIFO)裝置200并用，用以檢測(cè)及避免先進(jìn)先出(FIFO)裝置200中該丟棄數(shù)據(jù)的讀取。再有，三角形指針先進(jìn)先出內(nèi)存(TRI_PTR FIFO)427、表頭先進(jìn)先出內(nèi)存(Header FIFO)425及先進(jìn)先出(FIFO)裝置200間的互動(dòng)關(guān)系將詳細(xì)說(shuō)明于后文對(duì)圖5，圖6，圖7及圖8的描述中。
先進(jìn)先出(FIFO)裝置200可以儲(chǔ)存多種數(shù)據(jù)。在圖4所示的實(shí)施例中，先進(jìn)先出(FIFO)裝置200接收并儲(chǔ)存圖形相關(guān)的數(shù)據(jù)項(xiàng)，此時(shí)影像得以多種像素(graphics primitives)表示，如三角形等。再有，每一三角形可以頂點(diǎn)表示，其中每一頂點(diǎn)皆有坐標(biāo)(X、Y、Z、W)、顏色特性(如反射、ARGB、散射ARGB等)及材質(zhì)參數(shù)(U、V)。每一三角形的坐標(biāo)、特性及材質(zhì)參數(shù)等頂點(diǎn)數(shù)據(jù)分作數(shù)個(gè)數(shù)據(jù)項(xiàng)部份，并存入先進(jìn)先出(FIFO)裝置200中，其中這些分開(kāi)的數(shù)據(jù)項(xiàng)可如有效項(xiàng)417(輸入數(shù)據(jù)項(xiàng))。
對(duì)每一三角形而言，其一表頭項(xiàng)皆經(jīng)處理，且三角形可根據(jù)表頭格中的表頭數(shù)據(jù)而被拒絕或剔除；不過(guò)，由于管線延遲等各種延遲之故，在表頭被處理前，一或多個(gè)被拒絕或剔除的三角形相關(guān)的數(shù)據(jù)項(xiàng)，例如特性數(shù)據(jù)項(xiàng)或材質(zhì)數(shù)據(jù)項(xiàng)等，可能已經(jīng)被儲(chǔ)存于先進(jìn)先出(FIFO)裝置200中。圖4所示控制電路隨時(shí)追蹤每一三角形的數(shù)據(jù)項(xiàng)的基底地址，藉以避免讀取已經(jīng)被拒絕或剔除的數(shù)據(jù)項(xiàng)。
在圖4所示實(shí)施例中，一后續(xù)的有效數(shù)據(jù)項(xiàng)被分作數(shù)部份。圖中，以后續(xù)有效數(shù)據(jù)項(xiàng)417為例，其至少包含一有效位(valid bit)用以指出該后續(xù)數(shù)據(jù)的有效性、一is_header位用以分辨是否為一表頭有效數(shù)據(jù)或是一特性或材質(zhì)有效項(xiàng)、一is_last_entry位用以辨認(rèn)每一三角形的最后有效項(xiàng)、一TRI_ID部份用以辨認(rèn)不同三角形的數(shù)據(jù)項(xiàng)、及一記作data/header的酬載部份包含三角形數(shù)據(jù)，如表頭數(shù)據(jù)或特性數(shù)據(jù)等。
圖7為圖4的控制電路的寫(xiě)入動(dòng)作的流程圖。步驟701中，一有效項(xiàng)被有如圖4的一控制電路接收。步驟703中，該有效項(xiàng)的表頭狀態(tài)根據(jù)該有效項(xiàng)的一部份決定，如圖4所示的is_header位。若該有效項(xiàng)包含有效表頭數(shù)據(jù)，那么于步驟705中，該有效項(xiàng)被寫(xiě)入一傳統(tǒng)先進(jìn)先出(FIFO)內(nèi)存中，如寫(xiě)進(jìn)表頭先進(jìn)先出內(nèi)存425中。該寫(xiě)入傳統(tǒng)先進(jìn)先出(FIFO)內(nèi)存中的表頭項(xiàng)(header entry)至少包含數(shù)據(jù)/表頭(data/header)部份及辨識(shí)部份，其中辨識(shí)部份如TRI_ID、is_header、is_last等。該表頭項(xiàng)利用如激活圖4所示的一寫(xiě)入激活信號(hào)Header_WE，以寫(xiě)進(jìn)表頭先進(jìn)先出內(nèi)存425(Header FIFO)。再有，于步驟705中，該表頭項(xiàng)的data/header部份由表頭先進(jìn)先出內(nèi)存425(Header FIFO)處讀進(jìn)一算術(shù)邏輯單元中，如圖4所示的算術(shù)邏輯單元(ALU)401，另一如TRI_ID的辨識(shí)卷標(biāo)由表頭先進(jìn)先出內(nèi)存425(HeaderFIFO)中讀進(jìn)一控制器中，如控制器429。數(shù)據(jù)及便識(shí)卷標(biāo)藉激活一如圖4所示的讀取激活信號(hào)Header_RE，以自表頭先進(jìn)先出內(nèi)存425(Header FIFO)中讀出。
三角形數(shù)目及其存于先進(jìn)先出(FIFO)裝置200中的相關(guān)數(shù)據(jù)依輸進(jìn)先進(jìn)先出(FIFO)裝置200中的管道數(shù)而定。TRI_ID負(fù)責(zé)辨識(shí)三角形相關(guān)的每一后續(xù)數(shù)據(jù)項(xiàng)，控制器429排定算術(shù)邏輯單元401(ALU)處理該算術(shù)邏輯單元401(ALU)接收數(shù)據(jù)的順序。舉例而言，若算術(shù)邏輯單元401(ALU)自先進(jìn)先出(FIFO)裝置200接收數(shù)據(jù)(RDATA)、并同時(shí)自表頭先進(jìn)先出內(nèi)存425(Header FIFO)接收表頭數(shù)據(jù)，那么控制器429可決定表頭數(shù)據(jù)較接收數(shù)據(jù)(RDATA)優(yōu)先處理，并通知算術(shù)邏輯單元401(ALU)優(yōu)先處理表頭數(shù)據(jù)后再處理接收數(shù)據(jù)RDATA?？刂破?29送出一模式(Mode)信號(hào)至算術(shù)邏輯單元401(ALU)中，以指出算術(shù)邏輯單元401(ALU)所接收的數(shù)據(jù)究竟為何種類(lèi)型(即表頭、特性等)。
在圖4所示實(shí)施例中，有六條管線與先進(jìn)先出(FIFO)裝置200并用，另亦有六個(gè)不同三角形相關(guān)的數(shù)據(jù)可同時(shí)由算術(shù)邏輯單元401(ALU)處理。再有，每一三角形可予著色或拒絕/剔除；若一三角形被拒絕/剔除，那么一存于一正反器(相對(duì)于該三角形)的位被設(shè)成邏輯1。在圖4所示實(shí)施例中，六個(gè)不同三角形可同時(shí)由算術(shù)邏輯單元401(ALU)處理，且六個(gè)三角形各分別對(duì)應(yīng)于正反器DFF0、DFF1、DFF2、DFF3、DFF4及DFF5，其中每一正反器皆儲(chǔ)存一用以指出該對(duì)應(yīng)三角形被拒絕/剔除與否的位。請(qǐng)往回再參閱步驟705，除將表頭數(shù)據(jù)寫(xiě)至表頭先進(jìn)先出內(nèi)存425(Header FIFO)及算術(shù)邏輯單元401(ALU)外，一存于該三角形對(duì)應(yīng)的正反器中的位設(shè)成邏輯00，用以指出該三角形未被拒絕或剔除。再有，該對(duì)應(yīng)的正反器有其辨識(shí)方式，即藉由對(duì)圖4中TRI_ID的信息部份與DFF0、DFF1、DFF2、DFF3、DFF4及DFF5的其中一個(gè)進(jìn)行比較的方式達(dá)到。
在步驟707中，表頭在算術(shù)邏輯單元401(ALU)中處理，且一位于表頭處理緩存器419(對(duì)應(yīng)于有效項(xiàng)TRI_ID)中的位在表頭數(shù)據(jù)處理時(shí)設(shè)成邏輯1(步驟709)。接著于步驟711中，算術(shù)邏輯單元401(ALU)利用表頭數(shù)據(jù)判定三角形是否需加拒絕或剔除；若該三角形被判定需加拒絕或剔除(亦即將不予著色)，算術(shù)邏輯單元401(ALU)將一存于拒絕/剔除緩存器433中的一剔除位設(shè)成1，其中該位對(duì)應(yīng)于該拒絕/剔除三角形。再有，剔除位觸發(fā)對(duì)應(yīng)于該拒絕/剔除三角形的正反器，以將其內(nèi)容設(shè)成邏輯1(步驟713)。在一實(shí)施例中，算術(shù)邏輯單元401(ALU)處理三角形triangle0的表頭，并決定三角形triangle0是否當(dāng)被拒絕/剔除。接著算術(shù)邏輯單元401(ALU)將存于緩存器433中的剔除位culled0設(shè)成1，剔除位culled0觸發(fā)DFF0并將其內(nèi)容設(shè)成1，用以指出該三角形被拒絕/剔除。反之，若三角形未被拒絕或剔除，那么存于該三角形對(duì)應(yīng)的正反器中的位設(shè)成0(步驟717)。
現(xiàn)請(qǐng)?jiān)賲㈤唸D7的步驟703。當(dāng)該有效項(xiàng)并非為一表頭時(shí)，存于一對(duì)應(yīng)于該有效項(xiàng)417中TRI_ID的正反器中的位需加以檢查(步驟706)，用以判定該有效項(xiàng)對(duì)應(yīng)的三角形是否需加拒絕或剔除。若對(duì)應(yīng)于該有效項(xiàng)的三角形被拒絕或剔除，于步驟708中得避免被將該有效項(xiàng)寫(xiě)入先進(jìn)先出(FIFO)裝置200中。
相反地，若對(duì)應(yīng)于該有效數(shù)據(jù)的三角形未被拒絕或剔除，那么于步驟710中，目前的TRI_ID便與前一有效項(xiàng)的TRI_ID比較，藉以判定是否有一新三角形的相關(guān)數(shù)據(jù)正被寫(xiě)入先進(jìn)先出(FIFO)裝置200中。比較器421有兩輸入，TRI_ID為其中一個(gè)；目前TRI_ID亦連接至一正反器423，正反器423的輸出(即在前一時(shí)脈周期中處理的有效項(xiàng)的TRD_ID)則連接至比較器421的另一輸入。比較器421對(duì)目前三角形的TRD_ID與前一三角形的TRD_ID進(jìn)行比較，并因此輸出一信號(hào)至三角形指針先進(jìn)先出內(nèi)存427(TRI_PTRFIFO)中，其中該信號(hào)指出是否有一新三角形正被寫(xiě)入該先進(jìn)先出(FIFO)裝置200中。
現(xiàn)請(qǐng)往回參閱圖7的步驟710。若比較器421的輸出指出目前三角形TRD_ID等于前一三角形TRD_ID時(shí)(即目前有效項(xiàng)及前一有效項(xiàng)的相關(guān)三角形為相同)，那么該有效項(xiàng)的數(shù)據(jù)部份及其它如TRI_ID和is_last_entry等參數(shù)信息接著寫(xiě)進(jìn)先進(jìn)先出(FIFO)裝置200中(步驟714)。
若比較器421的輸出指出一新三角形的相關(guān)數(shù)據(jù)正寫(xiě)入先進(jìn)先出(FIFO)裝置200中，那三角形指針先進(jìn)先出內(nèi)存427(TRI_PTR FIFO)便被更新，有效項(xiàng)的數(shù)據(jù)部份及其它TRI_ID和is_last_entry等參數(shù)信息則被寫(xiě)進(jìn)先進(jìn)先出(FIFO)裝置200中(步驟712)。
三角形指針先進(jìn)先出內(nèi)存427(TRI_PTR FIFO)為一傳統(tǒng)先進(jìn)先出(FIFO)裝置，其包含M個(gè)字組的容量，其中M等于所用的管線數(shù)。以圖5為例，三角形指針先進(jìn)先出內(nèi)存427(TRI_PTR FIFO)包含六個(gè)數(shù)據(jù)字組的儲(chǔ)存容量。再有，當(dāng)三角形指針先進(jìn)先出內(nèi)存427(TRI_PTR FIFO)如圖7的步驟712中更新，那么新三角形的基地址base-addr被寫(xiě)進(jìn)寫(xiě)入指針WP(如圖5所示)所指示的地址中，接著將寫(xiě)入指針WP加一以指向下一數(shù)據(jù)字組。
在本發(fā)明示于圖5的實(shí)施例中，三角形指針先進(jìn)先出內(nèi)存427(TRI_PTRFIFO)包含五個(gè)數(shù)據(jù)項(xiàng)，其中每一數(shù)據(jù)項(xiàng)包含一地址，且該五地址分別對(duì)應(yīng)于三角形TR1、TR2、TR3、TR4及TR5的基地址。圖5的三角形指針先進(jìn)先出內(nèi)存427(TRI_PTR FIFO)指出若非六個(gè)三角形全數(shù)將被著色(即不受到拒絕/剔除)，那么就是于表頭被處理之前，某些相關(guān)于一或多個(gè)拒絕/剔除的三角形的數(shù)據(jù)項(xiàng)被寫(xiě)進(jìn)先進(jìn)先出(FIFO)裝置200中。
在本發(fā)明圖6所示另一不同實(shí)施例中，三角形指針先進(jìn)先出內(nèi)存427(TRI_PTR FIFO)僅包含三個(gè)數(shù)據(jù)項(xiàng)，其中每一數(shù)據(jù)項(xiàng)包含一地址，且這些地址分別對(duì)應(yīng)于三角形TR2、TR3及TR5的基地址。圖6所示三角形指針先進(jìn)先出內(nèi)存427(TRI_PTR FIFO)指出至少TR1及TR4為受拒絕/剔除，且對(duì)應(yīng)表頭的處理發(fā)生于任一三角形相關(guān)的數(shù)據(jù)被寫(xiě)入先進(jìn)先出(FIFO)裝置200前。
圖8為說(shuō)明圖4的控制電路的讀取動(dòng)作功能步驟流程圖。在步驟801中，控制電路取出待讀出數(shù)據(jù)項(xiàng)的身份，該身份可為一ID卷標(biāo)，如與數(shù)據(jù)共同存于先進(jìn)先出(FIFO)裝置200中的TRI_ID等。再有，步驟801所取出的身份信息得辨認(rèn)數(shù)據(jù)項(xiàng)所相關(guān)的三角形。
步驟803中，一對(duì)應(yīng)于表頭處理緩存器419中取出三角形ID(亦即TRI_ID)的位被加以檢查，并與一位于對(duì)應(yīng)三角形ID(亦即TRI_ID)的正反器中的位一起接受檢查，其中該緩存器可為如圖4的表頭處理緩存器419。舉例而言，若TRI_ID為0時(shí)，HP0及存于DFF0中位于步驟803時(shí)受檢。若表頭處理緩存器419中對(duì)應(yīng)位指出三角形的表頭尚未被算術(shù)邏輯單元401(ALU)處理(即header_processed位為邏輯0)，那么讀取動(dòng)作便不執(zhí)行(步驟805)，且步驟803重復(fù)至對(duì)應(yīng)表頭受處理為止。若表頭已在步驟803中受處理，且三角形由對(duì)應(yīng)正反器中儲(chǔ)存位指出受拒絕/剔除(步驟807)，那么控制器429便激活(即設(shè)成邏輯1)兩信號(hào)clean_act(示于圖2及圖4中)及l(fā)ast_read_clean_act(示于圖4中)(步驟809)。
步驟811中，讀取指針RP(圖5)中讀取地址RADR值加一，且讀取地址RADR(示于圖2及圖4)設(shè)成next_valid(示于圖2及圖4)指針中所存地址。當(dāng)信號(hào)last_read_clean_act被激活時(shí)，三角形指針先進(jìn)先出內(nèi)存427(TRI_PTR FIFO)增加其下一讀取地址值，且該值為存于一讀取指針RP(如圖6所示)中。再有，當(dāng)clean_act信號(hào)被激活時(shí)，三角形指針先進(jìn)先出內(nèi)存427(TRI_PTR FIFO)執(zhí)行一讀取動(dòng)作，并輸出該讀取數(shù)據(jù)至next_valid指針(如圖2及圖4所示)中。
現(xiàn)請(qǐng)參閱步驟807。若三角形在表頭于算術(shù)邏輯單元401(ALU)中處理后被判定為未受拒絕或剔除，那么一確認(rèn)信號(hào)被發(fā)出以檢查該被讀取數(shù)據(jù)項(xiàng)為與該數(shù)據(jù)項(xiàng)相關(guān)的三角形的最后一項(xiàng)(步驟801)。若數(shù)據(jù)項(xiàng)的讀取不是數(shù)據(jù)項(xiàng)相關(guān)的三角形的最后一項(xiàng)，那么步驟816中便在先進(jìn)先出(FIFO)裝置200中進(jìn)行一讀取動(dòng)作，且讀取地址RADR(如圖2所示)的值增加一(步驟818)。數(shù)據(jù)(RDATA)自先進(jìn)先出(FIFO)裝置200讀取出被輸出至算術(shù)邏輯單元401(ALU)，且TRI_ID、is_header及is_last_entry等辨識(shí)卷標(biāo)輸出至控制器429，且該輸出經(jīng)由圖4中的輸出431完成。
相反地，若數(shù)據(jù)項(xiàng)的讀取為其相關(guān)三角形的最后項(xiàng)，那么一讀取動(dòng)作便于步驟812時(shí)于先進(jìn)先出(FIFO)裝置200裝置中進(jìn)行，且控制器429激活(即設(shè)定成邏輯1)信號(hào)last_read_clean_act(如圖4所示)。先進(jìn)先出(FIFO)裝置200所讀取的數(shù)據(jù)輸出至算術(shù)邏輯單元401(ALU)，且TRI_ID、is_header及is_last_entry輸出至控制器429，且該輸出經(jīng)由圖4的輸出431完成。再有，當(dāng)信號(hào)last_read_clean_act被致動(dòng)時(shí)，三角形指針先進(jìn)先出內(nèi)存427(TRI_PTRFIFO)對(duì)其下一數(shù)據(jù)項(xiàng)的讀取地址增加一值，且該值存于讀取指針RP(示于圖6中)之中。接著，讀取地址RADR(如圖2所示)及讀取指針RP(如圖5所示)所存讀取地址在步驟814中各加一。
上述關(guān)于本發(fā)明特定實(shí)施例的敘述僅用于說(shuō)明，非用以限定本發(fā)明僅限于這些實(shí)施例。本領(lǐng)域的普通技術(shù)人員在閱讀過(guò)上述實(shí)施例的說(shuō)明后可輕易加以變更而得不同實(shí)施例。故，上述實(shí)施例的提出用以使本領(lǐng)域的普通技術(shù)人員得以實(shí)施本發(fā)明。
舉例而言，圖7所示為一單一寫(xiě)入動(dòng)作，但本發(fā)明的另一實(shí)施例中管線得與一如圖4的控制電路并用，且數(shù)個(gè)數(shù)據(jù)項(xiàng)得于同時(shí)存于不同執(zhí)行線程(threads)中，數(shù)據(jù)項(xiàng)的處理順序由一控制器決定，如由控制器429決定。
再有，圖4所示有效項(xiàng)417包含五個(gè)部份。在本發(fā)明另一實(shí)施例中，有效項(xiàng)得依所選設(shè)計(jì)參數(shù)分成較多或較少部份。圖4所示的管線數(shù)為六個(gè)，但在另一實(shí)施例中該數(shù)目亦可設(shè)以較多或較少。
Last_read_clean_act、is_header、is_last_entry、valid、clean_act等位信號(hào)、存于header_processed緩存器中的位、及存于DFF0、DFF1、DFF2、DFF3、DFF4及DFF5設(shè)成邏輯1，用以對(duì)應(yīng)一真(TRUE)狀態(tài)；并可設(shè)成邏輯0，用以對(duì)應(yīng)一假(FALSE)狀態(tài)，該兩狀態(tài)的各種不同表示法皆可使用，且不改變本發(fā)明的思想。
權(quán)利要求
1.一種動(dòng)態(tài)控制先進(jìn)先出內(nèi)存存取流程的方法，其中運(yùn)用一連接該第一先進(jìn)先出裝置的控制電路，且該方法包含下列步驟a)檢測(cè)該第一先進(jìn)先出裝置中發(fā)出的讀取激活信號(hào)，其中一第一讀取指針存有該第一先進(jìn)先出裝置中被讀取的數(shù)據(jù)項(xiàng)于一第一先進(jìn)先出內(nèi)存中的地址；b)檢測(cè)一或多丟棄數(shù)據(jù)項(xiàng)，且這些丟棄數(shù)據(jù)項(xiàng)的地址始于該第一讀取指針?biāo)娴牡刂?；及c)將該下一有效數(shù)據(jù)項(xiàng)的地址載進(jìn)該第一讀取指針中。
2.如權(quán)利要求1所述的方法，其特征在于還包含檢測(cè)該第一先進(jìn)先出裝置中發(fā)出的寫(xiě)入激活信號(hào)的步驟，其中一第一寫(xiě)入指針中存有一待被寫(xiě)進(jìn)該第一先進(jìn)先出內(nèi)存中的地址。
3.如權(quán)利要求2所述的方法，其特征在于還包含在該控制電路接收一有效項(xiàng)的步驟。
4.如權(quán)利要求3所述的方法，其特征在于該有效項(xiàng)至少包含與一三角形相關(guān)的數(shù)據(jù)。
5.如權(quán)利要求4所述的方法，其特征在于還包含i)判定該接收的有效項(xiàng)為一表頭項(xiàng)，其中該表頭項(xiàng)包含一辯識(shí)卷標(biāo)，用以辯識(shí)該三角形；ii)寫(xiě)入該表頭項(xiàng)至一第二先進(jìn)先出裝置、送出該表頭項(xiàng)的表頭數(shù)據(jù)至一算術(shù)邏輯單元、設(shè)定一存于一正反器的位為邏輯0、及送出該辨識(shí)卷標(biāo)至一連接至該算術(shù)邏輯單元的控制器，其中該正反器對(duì)應(yīng)于該三角形，該算術(shù)邏輯單元包含于該控制電路中；iii)處理該送至該算術(shù)邏輯單元的表頭數(shù)據(jù)；以及iv)設(shè)定一緩存器中一位為邏輯1，其中該緩存器連接至該算術(shù)邏輯單元，且該位對(duì)應(yīng)于該三角形。
6.如權(quán)利要求5所述的方法，其特征在于還包含判定該三角形為被拒絕或剔除；以及設(shè)定存于該三角形相關(guān)的正反器中的位為邏輯1。
7.如權(quán)利要求5所述的方法，其特征在于還包含判定該三角形為未被拒絕或剔除；以及設(shè)定存于該三角形相關(guān)的正反器中的位為邏輯0。
8.如權(quán)利要求4所述的方法，其特征在于還包含判定該接收的有效項(xiàng)非為一表頭項(xiàng)，其中該有效項(xiàng)至少包含一第一辨識(shí)卷標(biāo)，用以辨識(shí)該接收的有效項(xiàng)相關(guān)的三角形，以及一第二辨識(shí)卷標(biāo)，用以分辨與該三角形相關(guān)的最后有效項(xiàng)。
9.如權(quán)利要求8所述的方法，其特征在于還包含判定該三角形為受拒絕或剔除，其中該有效項(xiàng)未被寫(xiě)進(jìn)該第一先進(jìn)先出裝置中。
10.如權(quán)利要求8所述的方法，其特征在于還包含判定該三角形為未被拒絕或剔除；以及判定一新三角形是否正寫(xiě)入該第一先進(jìn)先出裝置中，其中該判定新三角形的步驟更包含比較該目前有效項(xiàng)的第一辨識(shí)卷標(biāo)與一該前一有效項(xiàng)的第三辨識(shí)卷標(biāo)，該第三辨識(shí)卷標(biāo)用以辨識(shí)該先前收到的有效項(xiàng)的三角形。
11.如權(quán)利要求10所述的方法，其特征在于該新三角形正被寫(xiě)進(jìn)該第一先進(jìn)先出裝置中，該方法還包含將該有效項(xiàng)寫(xiě)進(jìn)該第一先進(jìn)先出內(nèi)存的第一寫(xiě)入指針?biāo)娴刂?、及更新一第二先進(jìn)先出裝置，該第二先進(jìn)先出裝置連接至該第一先進(jìn)先出裝置。
12.如權(quán)利要求11所述的方法，其特征在于該更新步驟還包含寫(xiě)入該第一寫(xiě)入指針?biāo)娴刂分猎摰诙冗M(jìn)先出裝置、及以一增加一第二寫(xiě)入指針的步驟，其中該第二寫(xiě)入指針存有一等待被寫(xiě)入至該第二先進(jìn)先出裝置之中一第二先進(jìn)先出內(nèi)存的地址。
13.如權(quán)利要求10所述的方法，其特征在于該新三角形未寫(xiě)進(jìn)該第一先進(jìn)先出裝置中，該方法還包含寫(xiě)入該有效項(xiàng)至該第一先進(jìn)先出內(nèi)存中第一寫(xiě)入指針?biāo)娴刂返牟襟E。
14.如權(quán)利要求2所述的方法，其特征在于這些待被讀取的有效項(xiàng)為與一三角形相關(guān)的數(shù)據(jù)，該檢測(cè)步驟(b)還包含檢查該數(shù)據(jù)項(xiàng)的一第一辨識(shí)卷標(biāo)的步驟，該有效項(xiàng)的第一辨識(shí)卷標(biāo)用以辨識(shí)該三角形。
15.如權(quán)利要求14所述的方法，其特征在于還包含檢查一對(duì)應(yīng)于一緩存器中該三角形的位的步驟，用以確認(rèn)該三角形的一表頭項(xiàng)尚未被處理；以及重復(fù)上述的檢查步驟。
16.如權(quán)利要求14所述的方法，其特征在于還包含檢查一對(duì)應(yīng)于一緩存器中該三角形的位的步驟，用以確認(rèn)該三角形的表頭項(xiàng)已受處理。
17.如權(quán)利要求16所述的方法，其特征在于還包含i.判定該三角形為被拒絕或剔除；ii.設(shè)定一第一信號(hào)為邏輯1，其中該第一信號(hào)用以向該第一先進(jìn)先出裝置指出下一或數(shù)個(gè)數(shù)據(jù)項(xiàng)為丟棄；iii.執(zhí)行一讀取動(dòng)作于一與該第一先進(jìn)先出裝置連接的第二先進(jìn)先出裝置中，其中該讀取動(dòng)作的輸出被載至該第一先進(jìn)先出裝置的第一讀取指針中；以及iv.以一增加一第二讀取指針?biāo)娴刂?，其中該第二讀取指針存有該第二先進(jìn)先出裝置中的一地址。
18.如權(quán)利要求16所述的方法，其特征在于還包含判定該三角形為未受拒絕或剔除；以及判斷這些待被讀取數(shù)據(jù)項(xiàng)是否為該三角形的最后項(xiàng)。
19.如權(quán)利要求18所述的方法，其特征在于該判斷步驟還包含檢查該數(shù)據(jù)項(xiàng)的一第二辨識(shí)卷標(biāo)的步驟，其中該第二辨識(shí)卷標(biāo)用以區(qū)別該三角形的最后數(shù)據(jù)項(xiàng)。
20.如權(quán)利要求19所述的方法，其特征在于這些待被讀取數(shù)據(jù)項(xiàng)為該三角形的最后數(shù)據(jù)項(xiàng)，該方法還包含自該第一先進(jìn)先出內(nèi)存中該第一讀取指針?biāo)娴刂纷x取該數(shù)據(jù)項(xiàng)；以及以一增加該第一讀取指針中所存地址、及以一增加一第二讀取指針?biāo)娴刂返牟襟E，其中該第二讀取指針存有一與該第一先進(jìn)先出裝置連接的第二先進(jìn)先出裝置的地址。
21.如權(quán)利要求19所述的方法，其特征在于該被讀取數(shù)據(jù)項(xiàng)非為該三角形的最后項(xiàng)，該方法還包含自該第一先進(jìn)先出內(nèi)存的第一讀取指針?biāo)娴刂分凶x取數(shù)據(jù)項(xiàng)，其中該數(shù)據(jù)項(xiàng)的數(shù)據(jù)被讀進(jìn)該控制電路中一算術(shù)邏輯單元中，且該數(shù)據(jù)項(xiàng)的辨識(shí)卷標(biāo)被讀進(jìn)一與該算術(shù)邏輯單元連接的控制器中；以及以一增加該第一讀取指針中所存地址。
22.一種動(dòng)態(tài)控制先進(jìn)先出內(nèi)存存取流程的系統(tǒng)，其中至少包含一第一先進(jìn)先出裝置，具有一第一先進(jìn)先出內(nèi)存一第一寫(xiě)入指針及一第一讀取指針，其中該第一寫(xiě)入指針存有一第一寫(xiě)入地址，而該第一讀取指針存有一第一讀取地址；一第二先進(jìn)先出裝置，連接至該第一先進(jìn)先出裝置，該第二先進(jìn)先出裝置具有一第二先進(jìn)先出內(nèi)存、一第二寫(xiě)入指針及一第二讀取指針，其中該第二寫(xiě)入指針存有一第二寫(xiě)入地址，該第二讀取指針則存有一第二讀取地址。
23.如權(quán)利要求22所述的系統(tǒng)，其特征在于還包含一連接至該第一先進(jìn)先出裝置的第一輸入，其中該第一輸入指出下一或數(shù)個(gè)起始于該第一讀取地址的數(shù)據(jù)項(xiàng)為該丟棄；以及一連接至該第一先進(jìn)先出裝置的第二輸入，其中該第二輸入包含寫(xiě)進(jìn)該第一先進(jìn)先出內(nèi)存的數(shù)據(jù)。
24.如權(quán)利要求23所述的系統(tǒng)，其特征在于還包含一第一數(shù)據(jù)連接，該第一數(shù)據(jù)連接自該第二先進(jìn)先出裝置連接至該第一先進(jìn)先出裝置，并至少包含一該第一先進(jìn)先出裝置中下一有效項(xiàng)的地址。
25.如權(quán)利要求24所述的系統(tǒng)，其特征在于還包含一第三輸入，該第三輸入連接至該第一先進(jìn)先出裝置，并至少包含一第一讀取激活信號(hào)，用以告知一讀取動(dòng)作要求；以及一第四輸入，該第四輸入連接至該第一先進(jìn)先出裝置，且至少包含一第一寫(xiě)入激活信號(hào)，用以指出一寫(xiě)入動(dòng)作請(qǐng)求。
26.如權(quán)利要求25所述的系統(tǒng)，其特征在于還包含一第一輸出，該第一輸出連接至該第一先進(jìn)先出裝置，且該第一輸出至少包含自該第一先進(jìn)先出內(nèi)存讀取動(dòng)作讀出的數(shù)據(jù)。
27.如權(quán)利要求26所述的系統(tǒng)，其特征在于還包含一第二數(shù)據(jù)連接，該第二數(shù)據(jù)連接自該第一先進(jìn)先出裝置連接至該第二先進(jìn)先出裝置，其中該第二數(shù)據(jù)連接至少包含在寫(xiě)入動(dòng)作進(jìn)行中寫(xiě)進(jìn)該第二先進(jìn)先出內(nèi)存的數(shù)據(jù)。
28.如權(quán)利要求27所述的系統(tǒng)，其特征在于還包含一第五輸入，該第五輸入連接至該第二先進(jìn)先出裝置，其中該第五輸入至少包含一第二讀取激活信號(hào)，用以指出一讀取動(dòng)作請(qǐng)求；以及一第六輸入，該第六輸入連接至該第二先進(jìn)先出裝置，其中該第六輸入至少包含一第二寫(xiě)入激活信號(hào)，用以指出一寫(xiě)入動(dòng)作請(qǐng)求。
29.一種動(dòng)態(tài)控制先進(jìn)先出內(nèi)存存取流程的系統(tǒng)，其中至少包含一第一先進(jìn)先出裝置，具有一第一先進(jìn)先出內(nèi)存、一第一寫(xiě)入指針及一第一讀取指針，其中該第一寫(xiě)入指針存有一第一寫(xiě)入地址，而該第一讀取指針存有一第一讀取地址；一第二先進(jìn)先出裝置，連接至該第一先進(jìn)先出裝置，該第二先進(jìn)先出裝置具有一第二先進(jìn)先出內(nèi)存、一第二寫(xiě)入指針及一第二讀取指針，其中該第二寫(xiě)入指針存有一第二寫(xiě)入地址，該第二讀取指針則存有一第二讀取地址；一控制器，連接至該第一先進(jìn)先出裝置及該第二先進(jìn)先出裝置；一第三先進(jìn)先出裝置，連接至該控制器，并具有一第三先進(jìn)先出內(nèi)存、一第三寫(xiě)入指針及一第三讀取指針，其中該第三寫(xiě)入指針存有一第三寫(xiě)入地址，而該第三讀取指針存有一第三讀取地址。
全文摘要
本發(fā)明公開(kāi)了一種動(dòng)態(tài)控制先進(jìn)先出內(nèi)存存取流程的方法及系統(tǒng)。該先進(jìn)先出(FIFO)內(nèi)存存取流程數(shù)據(jù)流動(dòng)態(tài)控制電路檢測(cè)一先進(jìn)先出(FIFO)內(nèi)存中一或多個(gè)丟棄項(xiàng)、取得該下一有效讀取指針的地址、并在下一讀取動(dòng)作進(jìn)行時(shí)自該取得的地址進(jìn)行讀取。也因此借著將讀取地址跳至下一有效數(shù)據(jù)項(xiàng)而不讀取丟棄的數(shù)據(jù)項(xiàng)，以節(jié)省讀取周期。
文檔編號(hào)G06F12/02GK1550991SQ20041000529
公開(kāi)日2004年12月1日 申請(qǐng)日期2004年2月18日 優(yōu)先權(quán)日2003年5月13日
發(fā)明者黃錫霖 申請(qǐng)人:威盛電子股份有限公司