專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有存儲程序方式的控制模塊、例如處理器的半導(dǎo)體集成電路。
背景技術(shù)：
在日本專利特開平6-131218號公報中，公開了一種利用監(jiān)控定時器(Watch Dog timerWDT)作為檢測計算機(jī)系統(tǒng)異常并對處理器(CPU)實(shí)施復(fù)位的CPU控制技術(shù)。WDT對由CPU定期輸出的計數(shù)器復(fù)位信號進(jìn)行監(jiān)視，當(dāng)由于程序超限而在規(guī)定的期間內(nèi)沒有計數(shù)器復(fù)位信號輸入時，輸出超時信號。根據(jù)這一WDT超時信號對CPU實(shí)施復(fù)位，使其可以恢復(fù)正常的狀態(tài)。
但是，上述現(xiàn)有技術(shù)中，當(dāng)根據(jù)超時信號對CPU實(shí)施復(fù)位后因使其回到了初始狀態(tài)，所以會從最初開始重新執(zhí)行程序，其結(jié)果是中途為止的數(shù)據(jù)得不到利用。

發(fā)明內(nèi)容
本發(fā)明的目的在于，即使產(chǎn)生了程序的超限也可以從該程序的中途開始重新進(jìn)入正常動作。
為了達(dá)到上述目的，本發(fā)明的半導(dǎo)體集成電路，包括存儲程序方式的控制模塊；用于存放保存數(shù)據(jù)的后備存儲器；用于檢測所述控制模塊中程序超限的超限檢測裝置；以及通過控制而實(shí)現(xiàn)，當(dāng)所述控制模塊正常動作時將該控制模塊的數(shù)據(jù)保存到所述后備存儲器中，并且當(dāng)檢測出所述程序超限時將保存在所述后備存儲器中的數(shù)據(jù)恢復(fù)到所述控制模塊中，的數(shù)據(jù)傳輸控制裝置。
當(dāng)還包括具有數(shù)據(jù)存儲部的至少一個其它電路模塊時，所述數(shù)據(jù)傳輸控制裝置還具有通過控制而實(shí)現(xiàn)，當(dāng)所述控制模塊正常動作時將所述其它電路模塊的數(shù)據(jù)保存到所述后備存儲器中，并且當(dāng)檢測出所述程序超限時將保存在所述后備存儲器中的數(shù)據(jù)恢復(fù)到所述其它電路模塊中，的功能。


圖1是表示本發(fā)明半導(dǎo)體集成電路的構(gòu)成例的圖。
圖2是表示本發(fā)明半導(dǎo)體集成電路的另一構(gòu)成例的圖。
圖3是表示圖1及圖2的變形例的恢復(fù)控制部的構(gòu)成例的方框圖。
圖中11-CPU(控制模塊)；12-RAM(另一電路模塊)；13-周邊電路(另一電路模塊)；14-后備存儲器；15-恢復(fù)標(biāo)記；16-CPU路徑；17-后備存儲器專用路徑；21-DMA控制部(數(shù)據(jù)傳輸控制裝置)；22-WDT(監(jiān)控定時器；超限檢測裝置)；31-事件計數(shù)器；32-定時器；C1-CPU用讀/寫/停止信號；C2-RAM用讀/寫信號；C3-周邊電路用讀/寫信號；C4-后備存儲器用讀/寫信號；C5-恢復(fù)標(biāo)記用寫信號；CR-計數(shù)器復(fù)位信號；SA-CPU停止請求信號；SB-CPU停止解除請求信號；TO-超時信號。
具體實(shí)施例方式
下面，參照附圖對本發(fā)明的實(shí)施例進(jìn)行說明。
圖1是表示本發(fā)明半導(dǎo)體集成電路的構(gòu)成例的圖。在圖1中，11是CPU，12是RAM，13是周邊電路，14是后備存儲器。CPU11是按照保存在未圖示ROM中的程序進(jìn)行動作的存儲程序方式的控制模塊。RAM12是用于存儲CPU11進(jìn)行動作而所需的數(shù)據(jù)的存儲器。周邊電路13是具有串行通信、模擬/數(shù)字轉(zhuǎn)換等各種功能的輸入輸出部。后備存儲器14是保存CPU11的程序計數(shù)器和包括狀態(tài)寄存器在內(nèi)的各種寄存器所具有的重要數(shù)據(jù)D1；RAM12的全部存儲數(shù)據(jù)中的重要數(shù)據(jù)D2；及周邊電路13的各種輸入刪除控制寄存器所具有的全部數(shù)據(jù)中的重要數(shù)據(jù)D3，的存儲器。這些CPU11、RAM12、周邊電路13及后備存儲器14經(jīng)CPU路徑16相互連接。
圖1的半導(dǎo)體電路還具有用于控制直接內(nèi)存存取動作的DMA控制部21；WDT(監(jiān)控定時器)22；及恢復(fù)標(biāo)記15。
WDT22對由CPU11定期輸出的計數(shù)器復(fù)位信號CR進(jìn)行監(jiān)視，當(dāng)由于程序超限而在規(guī)定的期間內(nèi)沒有計數(shù)器復(fù)位信號CR輸入時，輸出超時信號TO。
DMA控制部21，是通過控制而實(shí)現(xiàn)每當(dāng)?shù)玫皆贑PU11正常動作時來自WDT22的計數(shù)器復(fù)位信號CR時，將上述數(shù)據(jù)D1、D2及D3保存到后備存儲器14中，并且，當(dāng)WDT22檢測出程序超限而有超時信號TO輸出時，將保存在后備存儲器14中的數(shù)據(jù)分別恢復(fù)到CPU11、RAM12及周邊電路13，的數(shù)據(jù)傳輸控制裝置。
圖1中的C1是CPU11用的讀/寫信號，C2是RAM12用讀/寫信號，C3是周邊電路13用讀/寫信號，C4是后備存儲器14用讀/寫信號。例如，將CPU11的數(shù)據(jù)D1保存到后備存儲器14中時，用信號C1指定讀動作，用信號C4指定寫動作，而將保存在后備存儲器14中的數(shù)據(jù)恢復(fù)到CPU11中時用信號C4指定讀動作，用信號C1指定寫動作。
恢復(fù)標(biāo)記15，是用于將通過DMA控制部21的控制而已完成數(shù)據(jù)的恢復(fù)動作這一信息傳遞到CPU11的標(biāo)記。C5是恢復(fù)標(biāo)記15用寫信號，根據(jù)它設(shè)置標(biāo)記15。該恢復(fù)標(biāo)記15在CPU11讀取時被復(fù)位。
依據(jù)具有上述構(gòu)成的圖1的半導(dǎo)體集成電路，當(dāng)CPU正常動作時將該半導(dǎo)體集成電路的最低限所需數(shù)據(jù)D1、D2及D3保存到后備存儲器14中，而當(dāng)WDT22檢測出程序超限時分別將保存在后備存儲器14中的數(shù)據(jù)恢復(fù)，因而，即使因外來干擾等原因而產(chǎn)生程序超限時也可以從該程序的中途開始重新正常動作。也就是說，并不是通過復(fù)位動作恢復(fù)到正常的狀態(tài)，而是可以恢復(fù)到該半導(dǎo)體集成電路的已完成了正常動作的那一時刻的內(nèi)部狀態(tài)。
并且，通過僅保存·恢復(fù)最低限所需重要數(shù)據(jù)，可以減少保存及恢復(fù)所需時間，還可減小后備存儲器14的容量。
另外，由于設(shè)置了用于將已實(shí)施了數(shù)據(jù)恢復(fù)動作的信息傳遞到CPU11的恢復(fù)標(biāo)記15，所以CPU11重新開始動作后通過檢查恢復(fù)標(biāo)記15，可以識別已發(fā)生了程序超限。因此，通過執(zhí)行針對這種情況而準(zhǔn)備的修復(fù)程序，可以獲得通過進(jìn)行從外部再次取得數(shù)據(jù)或再計算而實(shí)現(xiàn)內(nèi)部狀態(tài)的修正的機(jī)會。
但也可以把CPU11、RAM12及周邊電路13中的全部數(shù)據(jù)作為保存及恢復(fù)的對象。這時，因該半導(dǎo)體集成電路的正常的內(nèi)部狀態(tài)可以完全復(fù)原，所以就不需要上述恢復(fù)標(biāo)記15。
此外，DMA控制部21，在向后備存儲器14保存數(shù)據(jù)及由該后備存儲器14恢復(fù)數(shù)據(jù)的過程中，通過將信號C1作為CPU停止信號提供到CPU11可以使該CPU11的動作停止。這樣，可以防止在進(jìn)行數(shù)據(jù)的保存或恢復(fù)過程中因程序超限而引起的誤寫入，因而可以提高數(shù)據(jù)的可靠性。
另外，后備存儲器14也可以是非易失性存儲器。這樣，即使電源被切斷，后備存儲器14中的數(shù)據(jù)也能保留，所以有利于電源恢復(fù)后從程序的中途開始重新開始動作。僅在進(jìn)行數(shù)據(jù)的保存及恢復(fù)時向后備存儲器14提供電源也可以。另外，后備存儲器14也可以是該半導(dǎo)體集成電路的外掛式存儲器。
圖2是表示本發(fā)明半導(dǎo)體集成電路的另一構(gòu)成例的圖。如圖2所示，后備存儲器14，經(jīng)不同于CPU路徑16的后備存儲器專用路徑17與DMA控制部21連接，CPU11假設(shè)沒有訪問后備存儲器14的權(quán)限。這樣，當(dāng)CPU11的程序超限時可以防止該CPU11誤將保存在后備存儲器14中的替換掉。其它方面與圖1的構(gòu)成相同。
圖3是表示圖1及圖2的變形例的恢復(fù)控制部的構(gòu)成例的方框圖。圖3的恢復(fù)控制部由事件計數(shù)器31和定時器32構(gòu)成。事件計數(shù)器31通過對超時信號TO的數(shù)量進(jìn)行計數(shù)，從而實(shí)現(xiàn)對由WDT22檢測出的程序超限次數(shù)的計數(shù)。當(dāng)該事件計數(shù)器31的計數(shù)值到達(dá)規(guī)定值而產(chǎn)生溢出時，CPU停止請求信號SA被送到DMA控制部21及定時器32。定時器32接收到該CPU停止請求信號SA后經(jīng)過一定期間后將CPU停止解除請求信號SB提供到DMA控制部21。DMA控制部21，當(dāng)?shù)玫紺PU停止請求信號SA時在恢復(fù)動作結(jié)束后保持CPU停止信號C1，當(dāng)?shù)玫紺PU停止解除請求信號SB時取消CPU停止信號C1以便使CPU11重新動作。這樣，當(dāng)多次實(shí)施數(shù)據(jù)恢復(fù)動作后程序超限仍持續(xù)時，強(qiáng)制性地使CPU11的動作停止一定期間，并等超限的原因消除后再重新開始動作。此外，事件計數(shù)器31及定時器32，分別由表示CPU11正常動作的計數(shù)器復(fù)位信號CR清零。
此外，在上述各例中，雖然是將提供WDT22的計數(shù)器復(fù)位信號CR作為數(shù)據(jù)保存的時序信號，但也可以在狀態(tài)寄存器等重要寄存器的改寫時刻、中斷發(fā)生時刻、特定命令的執(zhí)行時刻、噪聲撿出時刻、串行通信中多種出錯撿出時刻等各種時刻，進(jìn)行數(shù)據(jù)的保存。作為這里言及的中斷的例子，可以舉出時間中斷、模擬·數(shù)字轉(zhuǎn)換時所發(fā)生的中斷、來自其它微機(jī)的外部中斷等。
綜上所述，根據(jù)本發(fā)明，當(dāng)存儲程序方式的控制模塊正常動作時將該控制模塊的數(shù)據(jù)保存到后備存儲器中，并且當(dāng)檢測出程序超限時將保存在后備存儲器中的數(shù)據(jù)恢復(fù)到該控制模塊中，因而，即使發(fā)生程序超限也可以從該程序的中途開始重新正常動作。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于包括存儲程序方式的控制模塊；用于存放保存數(shù)據(jù)的后備存儲器；用于檢測所述控制模塊中程序超限的超限檢測裝置；以及通過控制而實(shí)現(xiàn)，當(dāng)所述控制模塊正常動作時將該控制模塊的數(shù)據(jù)保存到所述后備存儲器中，并且當(dāng)檢測出所述程序超限時將保存在所述后備存儲器中的數(shù)據(jù)恢復(fù)到所述控制模塊中，的數(shù)據(jù)傳輸控制裝置，即使發(fā)生所述程序超限時也可以從該程序的中途開始重新正常動作。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于還包括具有數(shù)據(jù)存儲部的至少一個其它電路模塊，所述數(shù)據(jù)傳輸控制裝置還具有通過控制而實(shí)現(xiàn)，當(dāng)所述控制模塊正常動作時將所述其它電路模塊的數(shù)據(jù)保存到所述后備存儲器中，并且當(dāng)檢測出所述程序超限時將保存在所述后備存儲器中的數(shù)據(jù)恢復(fù)到所述其它電路模塊中，的功能。
3.如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述數(shù)據(jù)傳輸控制裝置，僅控制所述控制模塊或所述其它電路模塊的全部數(shù)據(jù)中的重要數(shù)據(jù)的保存及恢復(fù)。
4.如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述數(shù)據(jù)傳輸控制裝置還具有在向所述后備存儲器保存數(shù)據(jù)及由該后備存儲器恢復(fù)數(shù)據(jù)的過程中，使所述控制模塊停止動作，的功能。
5.如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述數(shù)據(jù)傳輸控制裝置是用于控制直接內(nèi)存存取動作的DMA控制部。
6.如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述超限檢測裝置是監(jiān)控定時器。
7.如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述后備存儲器是非易失性存儲器。
8.如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述后備存儲器是該半導(dǎo)體集成電路的外掛式存儲器。
9.如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于還包括用于將由所述數(shù)據(jù)傳輸控制裝置的控制而實(shí)施了數(shù)據(jù)恢復(fù)動作的信息，傳遞到所述控制模塊中的恢復(fù)標(biāo)記。
10.如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述后備存儲器，經(jīng)不同于所述控制模塊路徑的專用路徑而與所述數(shù)據(jù)傳輸控制裝置連接，所述控制模塊不具有向所述后備存儲器的訪問權(quán)限。
11.如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于還包括用于對檢測出的所述程序超限的次數(shù)進(jìn)行計數(shù)的事件計數(shù)器；和當(dāng)所述事件計數(shù)器的計數(shù)值到達(dá)規(guī)定值時，使所述控制模塊的動作停止一定期間后重新開始的定時器。
全文摘要
一種半導(dǎo)體集成電路，包括后備存儲器(14)、DMA控制部(21)及WDT(監(jiān)控定時器)(22)。DMA控制部21在CPU(11)處于正常動作WDT(22)接收到計數(shù)器復(fù)位信號(CR)時，將CPU(11)、RAM(12)及周邊電路(13)的各種數(shù)據(jù)保存到后備存儲器(14)中，并且當(dāng)由WDT(22)檢測出程序超限而輸出超時信號(TO)時，將保存在后備存儲器(14)中的數(shù)據(jù)分別恢復(fù)到CPU(11)、RAM(12)及周邊電路(13)中。從而解決了當(dāng)發(fā)生程序超限時對CPU實(shí)施復(fù)位后會返回初始狀態(tài)，從初始狀態(tài)再執(zhí)行程序會失去中途的數(shù)據(jù)的問題，實(shí)現(xiàn)了即使發(fā)生所述程序超限時也可以從該程序的中途開始重新正常動作。
文檔編號G06F13/28GK1484149SQ03154909
公開日2004年3月24日 申請日期2003年8月25日 優(yōu)先權(quán)日2002年8月26日
發(fā)明者米田貴史, 神吉勉, 辨野宏, 吉岡志郎, 上西恒雄, 郎, 雄 申請人:松下電器產(chǎn)業(yè)株式會社