專利名稱：高速低功耗乘法器的對(duì)稱分割算法及電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子學(xué)領(lǐng)域的高速低功耗集成電路設(shè)計(jì)，特別是指一種高速低功耗乘法器的對(duì)稱分割算法及電路結(jié)構(gòu)。
背景技術(shù)：
乘法運(yùn)算在數(shù)字信號(hào)處理過(guò)程中使用非常頻繁，乘法器在專用集成電路(ASIC)、通用數(shù)字信號(hào)處理器(DSP)和先進(jìn)的微處理器(CPU)中均有廣泛使用。用硬件來(lái)實(shí)現(xiàn)乘法運(yùn)算通常有移位累加的陣列乘法器和采用Booth算法、Wallace樹(shù)型壓縮結(jié)構(gòu)的快速乘法器等幾種類型。并且為了達(dá)到更快的速度，通常都使用多級(jí)流水線技術(shù)在多個(gè)時(shí)鐘周期內(nèi)完成乘法運(yùn)算。
乘法運(yùn)算在流水線指令處理器中(DSP、CPU)中，通常位于時(shí)序的關(guān)鍵路徑上，是流水線平衡的瓶頸。通過(guò)多級(jí)同步時(shí)鐘流水線來(lái)實(shí)現(xiàn)乘法運(yùn)算，可以大大提高乘法運(yùn)算的速度，平衡各級(jí)流水線，提高流水線效率，但同時(shí)，一個(gè)乘法運(yùn)算需要在多個(gè)時(shí)鐘周期內(nèi)完成，在流水線指令處理機(jī)中造成很多沖突，包括數(shù)據(jù)相關(guān)和結(jié)構(gòu)相關(guān)沖突。由此，一方面，對(duì)于處在關(guān)鍵路徑上的乘法運(yùn)算，要求執(zhí)行速度越快越好；另一方面，為了提高整個(gè)流水線處理機(jī)的執(zhí)行效率，要求乘法運(yùn)算盡可能少的占用流水線級(jí)，最好在一個(gè)時(shí)鐘周期內(nèi)完成，減少?zèng)_突；這兩方面是一對(duì)矛盾。
隨著市場(chǎng)對(duì)數(shù)字化產(chǎn)品需求的不斷增加，不光對(duì)數(shù)字信號(hào)處理的速度提出了更高的要求，同時(shí)對(duì)數(shù)據(jù)的處理能力也提出了更高的要求。新開(kāi)發(fā)的CPU已達(dá)到64位水平，其中包括64位的乘法電路。未來(lái)的數(shù)字處理必將要求更高位數(shù)處理能力的乘法器?，F(xiàn)有的基于Booth和Wallace Tree快速算法的乘法器要達(dá)到64位以上的運(yùn)算非常困難，速度、功耗和面積各方面都無(wú)法滿足未來(lái)技術(shù)的要求。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種高速低功耗乘法器的對(duì)稱分割算法及電路結(jié)構(gòu)，其可實(shí)現(xiàn)高位數(shù)甚至超高位數(shù)乘法的快速運(yùn)算。
本發(fā)明一種高速低功耗乘法器的對(duì)稱分割算法，其特征在于，包括如下步驟步驟S1N位的兩個(gè)乘法運(yùn)算操作數(shù)送入乘法器的兩個(gè)輸入端；步驟S2兩個(gè)N位乘法運(yùn)算操作數(shù)對(duì)稱分割為原位寬的一半，即N位的操作數(shù)分割成N/2位高位和N/2位低位進(jìn)行運(yùn)算；步驟S3兩個(gè)乘數(shù)的高N/2位與高N/2位相乘、低N/2位與低N/2位相乘；步驟S4按照從左到右的順序，高位乘積的結(jié)果之后拼接低位乘積結(jié)果，形成2N位的初步運(yùn)算結(jié)果，并保存?zhèn)溆茫徊襟ES5兩個(gè)乘數(shù)的高N/2位與低N/2位交叉相乘；
步驟S6交叉相乘得到的兩個(gè)N位部分積結(jié)果相加；步驟S7兩個(gè)N位部分積加運(yùn)算結(jié)果的最低位，與步驟S4得到的拼接結(jié)果右起第N/2位對(duì)齊，兩數(shù)相加，得到最終的乘法結(jié)果；步驟S8在時(shí)鐘控制下，最終的乘法運(yùn)算結(jié)果輸出；本發(fā)明的算法采用操作數(shù)對(duì)稱分割之后，再進(jìn)行小位數(shù)乘法的運(yùn)算方式，使用多步驟實(shí)現(xiàn)高位數(shù)的乘法運(yùn)算，本發(fā)明對(duì)應(yīng)的電路結(jié)構(gòu)可以在一個(gè)全局時(shí)鐘周期內(nèi)完成所有步驟的操作。
本發(fā)明一種高速低功耗對(duì)稱分割算法乘法器的電路結(jié)構(gòu)，其特征在于，其中包括一自定時(shí)控制系統(tǒng)，該自定時(shí)控制系統(tǒng)是高速低功耗對(duì)稱分割算法乘法器電路所需的外部端口為時(shí)鐘信號(hào)、復(fù)位信號(hào)和兩個(gè)N位乘法操作數(shù)輸入端口；一N位自定時(shí)對(duì)稱分割算法乘法器電路，該N位自定時(shí)對(duì)稱分割算法乘法器電路與自定時(shí)控制系統(tǒng)的時(shí)鐘信號(hào)及控制信號(hào)連接。
其中N位自定時(shí)對(duì)稱分割算法乘法器電路包括乘法運(yùn)算模塊、部分積重組模塊、部分積求和模塊，該乘法運(yùn)算模塊、部分積重組模塊、部分積求和模塊之間用多選器連接。
其中N位自定時(shí)對(duì)稱分割算法乘法器電路中有兩個(gè)N/2位乘法器，對(duì)稱分割算法運(yùn)算所需的乘法器位數(shù)是普通乘法器操作數(shù)位數(shù)的一半；在運(yùn)算的兩個(gè)流水線級(jí)中，由多選器選擇不同的兩套N/2位的乘數(shù)分別送入兩個(gè)N/2位乘法器中運(yùn)算，來(lái)完成分割后的操作數(shù)高位與高位、低位與低位及高位與低位交叉相乘運(yùn)算；
乘法器包括各種電路結(jié)構(gòu)形式實(shí)現(xiàn)的有符號(hào)數(shù)/無(wú)符號(hào)數(shù)乘法器，其輸出端與多選器相連，由多選器選擇送入部分積重組模塊。
其中部分積重組模塊電路包括N位的拼接電路，其完成的功能是在流水線第一級(jí)，將兩個(gè)乘法器高位與高位、低位與低位乘積的N位結(jié)果拼接成2N位，送入2N位的加法器運(yùn)算；其輸出通過(guò)多選器與2N位的加法器相連；在流水線第二級(jí)，拼接電路不工作；N位的加法器，在流水線第二級(jí)，用來(lái)完成分割的操作數(shù)高位與低位交叉相乘后得到的部分積的累加運(yùn)算；在流水線第一級(jí)，該加法器不工作；部分積重組模塊輸出包括2N位拼接電路輸出和N+1位加法器輸出，與多選器相連，作為 部分積求和模塊的輸入信號(hào)。
其中部分積求和模塊電路包括2N位傳輸總線，用來(lái)將拼接電路的輸出結(jié)果直接送入結(jié)果寄存器，在流水線的第一級(jí)，多選器選擇2N位拼接電路的結(jié)果直接送入結(jié)果寄存器中保存，流水線第二級(jí)，該總線不使用；2N位加法器，用來(lái)完成最終部分積求和運(yùn)算，以得到最終的乘法運(yùn)算結(jié)果；流水線第二級(jí)，多選器選擇結(jié)果寄存器的反饋值，送入2N位加法器一個(gè)輸入端，選擇N位加法器的結(jié)果拼接N/2位常數(shù)零送入2N位加法器的另一端完成加運(yùn)算，并得出最終結(jié)果；部分積求和模塊的輸出與結(jié)果寄存器通過(guò)多選器相連。
其中自定時(shí)控制系統(tǒng)電路包括兩相時(shí)鐘產(chǎn)生電路，外部輸入的時(shí)鐘經(jīng)過(guò)兩相時(shí)鐘產(chǎn)生電路產(chǎn)生互不交疊的同頻率兩相時(shí)鐘，兩個(gè)時(shí)鐘輸出信號(hào)與控制信號(hào)產(chǎn)生電路輸入端相連；控制信號(hào)產(chǎn)生電路，兩相時(shí)鐘信號(hào)的上升沿先后到達(dá)控制信號(hào)產(chǎn)生電路，觸發(fā)控制信號(hào)狀態(tài)的翻轉(zhuǎn)；其輸出的控制信號(hào)連接乘法器內(nèi)各個(gè)模塊輸入端所連接的多選器，控制多選器選擇不同的信號(hào)送入模塊中進(jìn)行運(yùn)算。


為進(jìn)一步說(shuō)明本發(fā)明的技術(shù)特征，以下結(jié)合實(shí)施例及附圖對(duì)本發(fā)明作一詳細(xì)的描述，其中圖1是高速低功耗乘法器對(duì)稱分割算法流程圖。
圖2是N位自定時(shí)高速低功耗對(duì)稱分割算法乘法器電路結(jié)構(gòu)圖。
圖3是N位自定時(shí)高速低功耗對(duì)稱分割算法乘法器局部自定時(shí)流水線控制部分電路結(jié)構(gòu)框圖。
具體實(shí)施例方式
請(qǐng)參閱圖2和圖3，本發(fā)明一種高速低功耗對(duì)稱分割算法乘法器的電路結(jié)構(gòu)，其中包括一自定時(shí)控制系統(tǒng)30，該自定時(shí)控制系統(tǒng)30是高速低功耗對(duì)稱分割算法乘法器電路所需的外部端口為時(shí)鐘信號(hào)、復(fù)位信號(hào)和兩個(gè)N位乘法操作數(shù)輸入端口；一N位自定時(shí)對(duì)稱分割算法乘法器電路20，該N位自定時(shí)對(duì)稱分割算法乘法器電路20與自定時(shí)控制系統(tǒng)30的時(shí)鐘信號(hào)及控制信號(hào)連接。
其中N位自定時(shí)對(duì)稱分割算法乘法器電路20包括乘法運(yùn)算模塊21、部分積重組模塊22、部分積求和模塊23，該乘法運(yùn)算模塊21、部分積重組模塊22、部分積求和模塊23之間用多選器24連接。
其中N位自定時(shí)對(duì)稱分割算法乘法器電路20中有兩個(gè)N/2位乘法器211，對(duì)稱分割算法運(yùn)算所需的乘法器位數(shù)是普通乘法器操作數(shù)位數(shù)的一半；在運(yùn)算的兩個(gè)流水線級(jí)中，由多選器24選擇不同的兩套N/2位的乘數(shù)分別送入兩個(gè)N/2位乘法器211中運(yùn)算，來(lái)完成分割后的操作數(shù)高位與高位、低位與低位及高位與低位交叉相乘運(yùn)算；乘法器211包括各種電路結(jié)構(gòu)形式實(shí)現(xiàn)的有符號(hào)數(shù)/無(wú)符號(hào)數(shù)乘法器，其輸出端與多選器24相連，由多選器24選擇送入部分積重組模塊22。
其中部分積重組模塊22電路包括N位的拼接電路221，其完成的功能是在流水線第一級(jí)，將兩個(gè)乘法器高位與高位、低位與低位乘積的N位結(jié)果拼接成2N位，送入2N位的加法器運(yùn)算；其輸出通過(guò)多選器與2N位的加法器相連；在流水線第二級(jí)，拼接電路不工作；N位的加法器222，在流水線第二級(jí)，用來(lái)完成分割的操作數(shù)高位與低位交叉相乘后得到的部分積的累加運(yùn)算；在流水線第一級(jí)，該加法器不工作；部分積重組模塊22輸出包括2N位拼接電路輸出和N+1位加法器輸出，與多選器24相連，作為部分積求和模塊的輸入信號(hào)。
其中部分積求和模塊23電路包括2N位傳輸總線，用來(lái)將拼接電路的輸出結(jié)果直接送入結(jié)果寄存器，在流水線的第一級(jí)，多選器選擇2N位拼接電路的結(jié)果直接送入結(jié)果寄存器中保存，流水線第二級(jí)，該總線不使用；2N位加法器231，用來(lái)完成最終部分積求和運(yùn)算，以得到最終的乘法運(yùn)算結(jié)果；流水線第二級(jí)，多選器24選擇結(jié)果寄存器的反饋值，送入2N位加法器231一個(gè)輸入端，選擇N位加法器222的結(jié)果拼接N/2位常數(shù)零送入2N位加法器的另一端完成加運(yùn)算，并得出最終結(jié)果；部分積求和模塊的輸出與結(jié)果寄存器通過(guò)多選器相連。
其中自定時(shí)控制系統(tǒng)30電路包括兩相時(shí)鐘產(chǎn)生電路，外部輸入的時(shí)鐘經(jīng)過(guò)兩相時(shí)鐘產(chǎn)生電路產(chǎn)生互不交疊的同頻率兩相時(shí)鐘，兩個(gè)時(shí)鐘輸出信號(hào)與控制信號(hào)產(chǎn)生電路輸入端相連；控制信號(hào)產(chǎn)生電路，兩相時(shí)鐘信號(hào)的上升沿先后到達(dá)控制信號(hào)產(chǎn)生電路，觸發(fā)控制信號(hào)狀態(tài)的翻轉(zhuǎn)；其輸出的控制信號(hào)連接乘法器內(nèi)各個(gè)模塊輸入端所連接的多選器，控制多選器選擇不同的信號(hào)送入模塊中進(jìn)行運(yùn)算。
本發(fā)明的乘法運(yùn)算對(duì)稱分割算法，是將N位的乘法運(yùn)算對(duì)稱分割，使用兩個(gè)N/2位的乘法器運(yùn)算。其算法基于以下公式設(shè)A，B分別為乘數(shù)和被乘數(shù)A=(AN-1...AN/2AN/2-1...A1A0)2=A^1·2N2+A^0---(1)]]>B=(BN-1...BN/2BN/2-1...B1B0)2=B^1·2N2+B^0]]>其中A^1=(AN-1...AN/2)2---A^0=(AN/2-1...A0)2]]>B^1=(BN-1...BN/2)2---B^0=(BN/2-1...B0)2]]>由此得出乘法表達(dá)式可寫(xiě)為A·B=A^1B^1·2N+2N2(A^1B^0+A^0B^1)+A^0B^0---(2)]]>由公式(2)可以看到，對(duì)于一個(gè)N位數(shù)的乘法運(yùn)算，如式中的A·B，可以由位數(shù)為N/2的 四個(gè)數(shù)，通過(guò)組合完成 的四次相乘運(yùn)算，并經(jīng)過(guò)簡(jiǎn)單的移位累加而得到最終的乘法結(jié)果。當(dāng)乘法運(yùn)算的位寬N較大時(shí)，經(jīng)過(guò)優(yōu)化的N/2位分割乘法器的兩次運(yùn)算從速度上快于N位普通快速乘法器；面積上，N位快速乘法器的面積不是簡(jiǎn)單的N/2位乘法器的兩倍，是三倍甚至四倍，而且N越大，倍數(shù)越高，本發(fā)明用兩個(gè)N/2位的乘法器實(shí)現(xiàn)N位乘法運(yùn)算，并且控制電路簡(jiǎn)單，可以大大縮小芯片的面積；同樣，N位乘法器功耗一般達(dá)到N/2位乘法器的四倍到五倍，N越大，倍數(shù)越大，因此發(fā)明的乘法器功耗相比普通快速乘法器要小得多。
本發(fā)明運(yùn)算過(guò)程使用的是自定時(shí)異步流水線，在兩個(gè)局部時(shí)鐘周期內(nèi)完成一個(gè)多位數(shù)乘法運(yùn)算，但仍然是在一個(gè)全局時(shí)鐘周期內(nèi)實(shí)現(xiàn)。異步流水線是由事件驅(qū)動(dòng)流水線的推進(jìn)，由于異步電路的優(yōu)點(diǎn)，兩級(jí)異步流水線時(shí)序上不存在平衡問(wèn)題，前一級(jí)事件完成后自動(dòng)啟動(dòng)第二級(jí)流水線工作，可以達(dá)到流水線的最高效率。對(duì)于異步流水的事件驅(qū)動(dòng)機(jī)制，常用的方法有加入運(yùn)算冗余位產(chǎn)生事件、利用虛電路單元模擬執(zhí)行延遲產(chǎn)生事件，而本發(fā)明的乘法器使用全新的事件驅(qū)動(dòng)機(jī)制，利用時(shí)鐘產(chǎn)生技術(shù)產(chǎn)生兩相不交疊時(shí)鐘，不交疊時(shí)鐘再通過(guò)控制信號(hào)狀態(tài)翻轉(zhuǎn)電路產(chǎn)生控制異步流水線推進(jìn)的事件驅(qū)動(dòng)信號(hào)。異步電路的事件驅(qū)動(dòng)機(jī)制決定了這種電路對(duì)于控制信號(hào)的毛刺非常敏感，有可能造成運(yùn)算結(jié)果錯(cuò)誤，本發(fā)明中的局部異步流水線控制特別設(shè)計(jì)為單根信號(hào)線雙狀態(tài)轉(zhuǎn)換，完全避免了不必要的毛刺產(chǎn)生。
本發(fā)明在一個(gè)全局時(shí)鐘內(nèi)采用異步流水線完成了高位數(shù)乘法運(yùn)算的快速實(shí)現(xiàn)，為實(shí)現(xiàn)流水線處理機(jī)關(guān)鍵路徑上的乘法運(yùn)算實(shí)現(xiàn)提供了很好的解決方法，解決了乘法運(yùn)算速度和流水線執(zhí)行效率的矛盾。
圖1是高速低功耗乘法器對(duì)稱分割算法流程圖。
本發(fā)明一種高速低功耗乘法器的對(duì)稱分割算法，包括如下步驟步驟S1N位的兩個(gè)乘法運(yùn)算操作數(shù)送入乘法器的兩個(gè)輸入端；步驟S2兩個(gè)N位乘法運(yùn)算操作數(shù)對(duì)稱分割為原位寬的一半，即N位的操作數(shù)分割成N/2位高位和N/2位低位進(jìn)行運(yùn)算；步驟S3兩個(gè)乘數(shù)的高N/2位與高N/2位相乘、低N/2位與低N/2位相乘；步驟S4按照從左到右的順序，高位乘積的結(jié)果之后拼接低位乘積結(jié)果，形成2N位的初步運(yùn)算結(jié)果，并保存?zhèn)溆茫徊襟ES5兩個(gè)乘數(shù)的高N/2位與低N/2位交叉相乘；步驟S6交叉相乘得到的兩個(gè)N位部分積結(jié)果相加；步驟S7兩個(gè)N位部分積加運(yùn)算結(jié)果的最低位，與步驟S4得到的拼接結(jié)果右起第N/2位對(duì)齊，兩數(shù)相加，得到最終的乘法結(jié)果；步驟S8在時(shí)鐘控制下，最終的乘法運(yùn)算結(jié)果輸出；本發(fā)明的算法采用操作數(shù)對(duì)稱分割之后，再進(jìn)行小位數(shù)乘法的運(yùn)算方式，使用多步驟實(shí)現(xiàn)高位數(shù)的乘法運(yùn)算，本發(fā)明對(duì)應(yīng)的電路結(jié)構(gòu)可以在一個(gè)全局時(shí)鐘周期內(nèi)完成所有步驟的操作。
請(qǐng)?jiān)賲㈤唸D1，圖中左右兩部分代表兩個(gè)流水線級(jí)，左邊部分的流程在第一個(gè)流水線級(jí)中執(zhí)行，包括兩個(gè)N/2位的乘法運(yùn)算并行執(zhí)行和接下來(lái)的拼接運(yùn)算，運(yùn)算得到的結(jié)果送入寄存器。
具體實(shí)施方式
為設(shè)An-1...A0和Bn-1...B0分別為兩個(gè)乘法操作數(shù)，在運(yùn)算開(kāi)始時(shí)，S1，兩個(gè)操作數(shù)進(jìn)入輸入乘法器；S2，兩個(gè)操作數(shù)分別對(duì)稱分割為An/2-1...A0和An-1...An/2、Bn/2-1...B0和Bn-1...Bn/2；S3，在第一個(gè)流水線級(jí)中，分割后的操作數(shù)，高位與高位相乘，即An-1...An/2與Bn-1...Bn/2相乘，低位與低位相乘，即An/2-1...A0與Bn/2...B0相乘，結(jié)果分別為P2n-1...Pn和Pn-1...P0；S4，由拼接電路按照高位相乘產(chǎn)生的部分積在高位，低位相乘產(chǎn)生的部分積在低位的順序，將乘運(yùn)算結(jié)果組合成P2n-1...P0，保存在寄存器中備用。
圖中右邊部分為流水線級(jí)的第二級(jí)，所完成的運(yùn)算是將分割的另一半乘法操作數(shù)進(jìn)行乘法運(yùn)算，得到的部分積相加，并與流水線第一級(jí)的結(jié)果累加。依照同樣設(shè)定，具體實(shí)施方式
為S5，分割的乘法操作數(shù)，高位與低位交叉相乘，即An-1...An/2與Bn/2-1...B0相乘，An/2-1...A0與Bn-1...Bn/2相乘，得到的運(yùn)算結(jié)果分別為，P3n-1...P2n和P4n-1...P3n；S6，P3n-1...P2n和P4n-1...P3n兩個(gè)部分積相加；S7，相加所得結(jié)果的最低位再與流水線第一級(jí)的結(jié)果P2n-1...P0的Pn/2-1位對(duì)齊，并進(jìn)行累加；S8，此時(shí)得到的結(jié)果便是整個(gè)乘法運(yùn)算最終結(jié)果。
圖2是N位高速低功耗對(duì)稱分割算法乘法器電路結(jié)構(gòu)圖，是圖1所示的算法流程的電路實(shí)現(xiàn)。如圖所示，電路的連接關(guān)系為兩個(gè)操作數(shù)輸入端口分別連接輸入寄存器1和寄存器2，輸入寄存器連接多選器241，多選器241將需要的操作數(shù)送入其連接的兩個(gè)乘法器221的輸入端，乘法器的輸出總線作為多選器242的輸入端，多選器242的輸出與加法器222和拼接電路相連，其后是多選器243，其功能是將加法器222、拼接電路和常數(shù)“零”及輸出寄存器反饋回來(lái)的數(shù)據(jù)選擇送入加法器231或者直接送入結(jié)果寄存器3中保存，多選器244連接在結(jié)果寄存器之前，作用是控制結(jié)果寄存器的輸入。控制信號(hào)是由電路中的自定時(shí)控制系統(tǒng)產(chǎn)生的，其產(chǎn)生的控制信號(hào)包括一個(gè)局部時(shí)鐘信號(hào)和一個(gè)一位控制信號(hào)，局部時(shí)鐘信號(hào)12分別和輸入寄存器1、2和輸出寄存器13相連，控制信號(hào)13和多選器241、242、243、244相連。整個(gè)電路具體的實(shí)施方式為乘法運(yùn)算的操作數(shù)Bn-1...B0和An-1...A0分別在局部時(shí)鐘信號(hào)12的上跳沿分別存入N位寄存器1和寄存器2中，由自定時(shí)控制系統(tǒng)發(fā)出的控制信號(hào)13的電平?jīng)Q定了電路處在流水線第一級(jí)，在控制信號(hào)13的作用下，多選器241將An/2-1...A0與Bn/2-1...B0、An-1...An/2與Bn-1...Bn/2分別送入兩個(gè)乘法器211，在這兩個(gè)N/2位的乘法器中完成乘法運(yùn)算，同樣，控制信號(hào)13控制圖中的多選器242將乘法器結(jié)果通路與拼接電路的兩個(gè)輸入端連接，將兩個(gè)N位的乘法結(jié)果拼接成2N位的二進(jìn)制數(shù)送出，由于處在流水線的第一級(jí)，圖中的多選器243和多選器244將2N位拼接電路輸出結(jié)果直接送入結(jié)果寄存器寄存器3的輸入端，在時(shí)鐘信號(hào)的下跳沿，結(jié)果存入寄存器3中。
寄存器3保存了流水線第一級(jí)的結(jié)果之后，圖中的自定時(shí)控制系統(tǒng)30適時(shí)翻轉(zhuǎn)控制信號(hào)的電平，電路進(jìn)入流水線第二級(jí)工作?？刂菩盘?hào)控制多選器241將An-1...An/2與Bn/2-1...B0、An/2-1...A0與Bn-1...Bn/2分別送入圖中的兩個(gè)乘法器211，得到運(yùn)算結(jié)果P3n-1...P2n和P4n-1...P3n，多選器242將這兩個(gè)部分積送入N位的加法器222相加后，多選器243又在控制信號(hào)的作用下，將加法器222的輸出端，與來(lái)自寄存器3的部分積結(jié)果反饋值送入2N位加法器231中運(yùn)算，這里多選器243需要將加法器222的最低位后補(bǔ)齊N/2位的常數(shù)零，再送入加法器231中。最后運(yùn)算的結(jié)果由多選器244選擇送入結(jié)果寄存器輸入端，在下一個(gè)時(shí)鐘上跳沿，送入結(jié)果寄存器3中。這樣，一個(gè)完整的乘法運(yùn)算就完成了。
圖3所表示的是乘法器局部自定時(shí)流水線控制系統(tǒng)電路結(jié)構(gòu)圖。其中包括兩相不交疊時(shí)鐘產(chǎn)生電路和控制信號(hào)產(chǎn)生電路。不交疊時(shí)鐘發(fā)生電路可以由外部輸入的時(shí)鐘信號(hào)產(chǎn)生時(shí)鐘信號(hào)11和時(shí)鐘信號(hào)12的同頻率不交疊時(shí)鐘。電平翻轉(zhuǎn)電路由不同時(shí)間到來(lái)的時(shí)鐘信號(hào)11和時(shí)鐘信號(hào)12的上升沿觸發(fā)控制信號(hào)產(chǎn)生電路的輸出電平反復(fù)翻轉(zhuǎn)，這個(gè)反復(fù)翻轉(zhuǎn)的電平控制整個(gè)異步流水線的狀態(tài)控制。
權(quán)利要求
1.一種高速低功耗乘法器的對(duì)稱分割算法，其特征在于，包括如下步驟步驟S1N位的兩個(gè)乘法運(yùn)算操作數(shù)送入乘法器的兩個(gè)輸入端；步驟S2兩個(gè)N位乘法運(yùn)算操作數(shù)對(duì)稱分割為原位寬的一半，即N位的操作數(shù)分割成N/2位高位和N/2位低位進(jìn)行運(yùn)算；步驟S3兩個(gè)乘數(shù)的高N/2位與高N/2位相乘、低N/2位與低N/2位相乘；步驟S4按照從左到右的順序，高位乘積的結(jié)果之后拼接低位乘積結(jié)果，形成2N位的初步運(yùn)算結(jié)果，并保存?zhèn)溆?；步驟S5兩個(gè)乘數(shù)的高N/2位與低N/2位交叉相乘；步驟S6交叉相乘得到的兩個(gè)N位部分積結(jié)果相加；步驟S7兩個(gè)N位部分積加運(yùn)算結(jié)果的最低位，與步驟S4得到的拼接結(jié)果右起第N/2位對(duì)齊，兩數(shù)相加，得到最終的乘法結(jié)果；步驟S8在時(shí)鐘控制下，最終的乘法運(yùn)算結(jié)果輸出；本發(fā)明的算法采用操作數(shù)對(duì)稱分割之后，再進(jìn)行小位數(shù)乘法的運(yùn)算方式，使用多步驟實(shí)現(xiàn)高位數(shù)的乘法運(yùn)算，本發(fā)明對(duì)應(yīng)的電路結(jié)構(gòu)可以在一個(gè)全局時(shí)鐘周期內(nèi)完成所有步驟的操作。
2.一種高速低功耗對(duì)稱分割算法乘法器的電路結(jié)構(gòu)，其特征在于，其中包括一自定時(shí)控制系統(tǒng)，該自定時(shí)控制系統(tǒng)是高速低功耗對(duì)稱分割算法乘法器電路所需的外部端口為時(shí)鐘信號(hào)、復(fù)位信號(hào)和兩個(gè)N位乘法操作數(shù)輸入端口；一N位自定時(shí)對(duì)稱分割算法乘法器電路，該N位自定時(shí)對(duì)稱分割算法乘法器電路與自定時(shí)控制系統(tǒng)的時(shí)鐘信號(hào)及控制信號(hào)連接。
3.根據(jù)權(quán)利要求2所述的高速低功耗對(duì)稱分割算法乘法器的電路結(jié)構(gòu)，其特征在于，其中N位自定時(shí)對(duì)稱分割算法乘法器電路包括乘法運(yùn)算模塊、部分積重組模塊、部分積求和模塊，該乘法運(yùn)算模塊、部分積重組模塊、部分積求和模塊之間用多選器連接。
4.根據(jù)權(quán)利要求3所述的高速低功耗對(duì)稱分割算法乘法器的電路結(jié)構(gòu)，其特征在于，其中N位自定時(shí)對(duì)稱分割算法乘法器電路中有兩個(gè)N/2位乘法器，對(duì)稱分割算法運(yùn)算所需的乘法器位數(shù)是普通乘法器操作數(shù)位數(shù)的一半；在運(yùn)算的兩個(gè)流水線級(jí)中，由多選器選擇不同的兩套N/2位的乘數(shù)分別送入兩個(gè)N/2位乘法器中運(yùn)算，來(lái)完成分割后的操作數(shù)高位與高位、低位與低位及高位與低位交叉相乘運(yùn)算；乘法器包括各種電路結(jié)構(gòu)形式實(shí)現(xiàn)的有符號(hào)數(shù)/無(wú)符號(hào)數(shù)乘法器，其輸出端與多選器相連，由多選器選擇送入部分積重組模塊。
5.根據(jù)權(quán)利要求3所述的高速低功耗對(duì)稱分割算法乘法器的電路結(jié)構(gòu)，其特征在于，其中部分積重組模塊電路包括N位的拼接電路，其完成的功能是在流水線第一級(jí)，將兩個(gè)乘法器高位與高位、低位與低位乘積的N位結(jié)果拼接成2N位，送入2N位的加法器運(yùn)算；其輸出通過(guò)多選器與2N位的加法器相連；在流水線第二級(jí)，拼接電路不工作；N位的加法器，在流水線第二級(jí)，用來(lái)完成分割的操作數(shù)高位與低位交叉相乘后得到的部分積的累加運(yùn)算；在流水線第一級(jí)，該加法器不工作；部分積重組模塊輸出包括2N位拼接電路輸出和N+1位加法器輸出，與多選器相連，作為部分積求和模塊的輸入信號(hào)。
6.根據(jù)權(quán)利要求3所述的高速低功耗對(duì)稱分割算法乘法器的電路結(jié)構(gòu)，其特征在于，其中部分積求和模塊電路包括2N位傳輸總線，用來(lái)將拼接電路的輸出結(jié)果直接送入結(jié)果寄存器，在流水線的第一級(jí)，多選器選擇2N位拼接電路的結(jié)果直接送入結(jié)果寄存器中保存，流水線第二級(jí)，該總線不使用；2N位加法器，用來(lái)完成最終部分積求和運(yùn)算，以得到最終的乘法運(yùn)算結(jié)果；流水線第二級(jí)，多選器選擇結(jié)果寄存器的反饋值，送入2N位加法器一個(gè)輸入端，選擇N位加法器的結(jié)果拼接N/2位常數(shù)零送入2N位加法器的另一端完成加運(yùn)算，并得出最終結(jié)果；部分積求和模塊的輸出與結(jié)果寄存器通過(guò)多選器相連。
7.根據(jù)權(quán)利要求3所述的高速低功耗對(duì)稱分割算法乘法器的電路結(jié)構(gòu)，其特征在于，其中自定時(shí)控制系統(tǒng)電路包括兩相時(shí)鐘產(chǎn)生電路，外部輸入的時(shí)鐘經(jīng)過(guò)兩相時(shí)鐘產(chǎn)生電路產(chǎn)生互不交疊的同頻率兩相時(shí)鐘，兩個(gè)時(shí)鐘輸出信號(hào)與控制信號(hào)產(chǎn)生電路輸入端相連；控制信號(hào)產(chǎn)生電路，兩相時(shí)鐘信號(hào)的上升沿先后到達(dá)控制信號(hào)產(chǎn)生電路，觸發(fā)控制信號(hào)狀態(tài)的翻轉(zhuǎn)；其輸出的控制信號(hào)連接乘法器內(nèi)各個(gè)模塊輸入端所連接的多選器，控制多選器選擇不同的信號(hào)送入模塊中進(jìn)行運(yùn)算。
全文摘要
本發(fā)明是一種高速低功耗高位數(shù)乘法器的算法及其實(shí)現(xiàn)結(jié)構(gòu)，這種乘法器基于高位數(shù)乘法運(yùn)算的分割算法，將多位乘法運(yùn)算分割后用低位數(shù)的乘法器來(lái)實(shí)現(xiàn)，并采用多相時(shí)鐘技術(shù)構(gòu)成局部自定時(shí)系統(tǒng)在一個(gè)時(shí)鐘周期內(nèi)完成整個(gè)運(yùn)算。該乘法器經(jīng)仿真驗(yàn)證，算法可靠，對(duì)于高位數(shù)和超高位數(shù)乘法運(yùn)算的快速實(shí)現(xiàn)，提出了全新的解決辦法。同時(shí)，由于分割后采用低位數(shù)乘法器，相比于傳統(tǒng)多位數(shù)乘法器的實(shí)現(xiàn)方法，具有高速度，低功耗，小面積的特點(diǎn)。本發(fā)明可廣泛應(yīng)用于通用和專用高性能數(shù)字信號(hào)處理集成電路中。
文檔編號(hào)G06F7/48GK1553310SQ0313822
公開(kāi)日2004年12月8日 申請(qǐng)日期2003年5月28日 優(yōu)先權(quán)日2003年5月28日
發(fā)明者李鶯, 陳杰, 李 鶯 申請(qǐng)人:中國(guó)科學(xué)院微電子中心