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高速低功耗乘法器的對(duì)稱分割算法及電路結(jié)構(gòu)的制作方法技術(shù)資料下載

技術(shù)編號(hào):6365596

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本發(fā)明屬于微電子學(xué)領(lǐng)域的高速低功耗集成電路設(shè)計(jì),特別是指一種高速低功耗乘法器的對(duì)稱分割算法及電路結(jié)構(gòu)。背景技術(shù) 乘法運(yùn)算在數(shù)字信號(hào)處理過(guò)程中使用非常頻繁,乘法器在專用集成電路(ASIC)、通用數(shù)字信號(hào)處理器(DSP)和先進(jìn)的微處理器(CPU)中均有廣泛使用。用硬件來(lái)實(shí)現(xiàn)乘法運(yùn)算通常有移位累加的陣列乘法器和采用Booth算法、Wallace樹(shù)型壓縮結(jié)構(gòu)的快速乘法器等幾種類型。并且為了達(dá)到更快的速度,通常都使用多級(jí)流水線技術(shù)在多個(gè)時(shí)鐘周期內(nèi)完成乘法運(yùn)算。乘法運(yùn)...
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