專利名稱：快速存儲器改寫電路及改寫方法
技術(shù)領(lǐng)域：
本發(fā)明涉及IC卡片的信息改寫方法，特別涉及以快速存儲器IC卡片為對象改寫信息數(shù)據(jù)場合的快速存儲器改寫電路、IC卡片用LSI、IC卡片、快速存儲器改寫方法及快速存儲器改寫程序。
背景技術(shù)：
圖7中表示一般的IC卡片用LSI41的構(gòu)成。作為LSI41上的存儲器圖示出快速存儲器14，但是如圖8所示使用EEPROM等以代替快速存儲器14也行。首先，作為圖8的存儲器對使用EEPROM17的場合的改寫方法進(jìn)行說明。CPU11通過總線10指定EEPROM17內(nèi)的改寫指定字節(jié)的數(shù)據(jù)及地址。改寫數(shù)據(jù)的指定字節(jié)被直接指定于CPU11中，所以每個指定字節(jié)都可能改寫。但是，由于面積大，所以，在諸如IC卡片那樣決定最大面積的系統(tǒng)中不能適應(yīng)大容量的要求。因此，可使用于16k字節(jié)左右內(nèi)的IC卡片。一方面，以如圖7所示的快速存儲器14的IC卡片41，可以適應(yīng)低于128k左右的字節(jié)的要求。但是，通常，快速存儲器14為了進(jìn)行以塊單位的改寫，所以在進(jìn)行指定字節(jié)單位的改寫時必須以特別的速率進(jìn)行。
參照圖7，并以圖9的流程圖及圖10的數(shù)據(jù)流程圖對快速存儲器14的改寫方法進(jìn)行說明。
(a)在圖9的位置S301，按照CPU的指令，將包含改寫快速存儲器14內(nèi)的數(shù)據(jù)的指定字節(jié)bk的頁面Pm通過總線10從快速存儲器14保存到RAM12中。這里所說的1頁，是以64字節(jié)為1單位(塊)的。通常快速存儲器就這樣以塊(頁)的單位進(jìn)行改寫。
(b)然后，在位置S302，按照CPU的指令，在保存于RAM12中的頁面數(shù)據(jù)Pm中寫入通過總線10進(jìn)行改寫的指定字節(jié)的數(shù)據(jù)bk。這寫入的新的頁面數(shù)據(jù)Pm成為被重新設(shè)置在快速存儲器14中的數(shù)據(jù)。
(c)然后，在位置S303，按照CPU11的指令，將準(zhǔn)備在RAM12中的新的頁面數(shù)據(jù)Pm通過總線10設(shè)置到快速存儲器14的頁面地址。
(d)然后，在位置S304，按照CPU的指令，進(jìn)行快速存儲器14的頁面數(shù)據(jù)Pm的改寫。
在EEPROM中，指定直接改寫的指定字節(jié)的數(shù)據(jù)，地址，用1個步就可改寫，快速存儲器的字節(jié)改寫如上面那樣需要復(fù)數(shù)個步。為此，程序開發(fā)者即使在若干字節(jié)的指定數(shù)據(jù)保存的場合也必須著意對含有改寫位置的1頁中的全部字節(jié)的數(shù)據(jù)進(jìn)行處理(改寫1頁)進(jìn)而完成應(yīng)用。
如上述那樣，EEPROM能以1個步進(jìn)行字節(jié)單位的改寫，但容量小，快速存儲器可適應(yīng)大容量，但有字節(jié)單位的改寫中需要若干步的問題。
鑒于上述問題，本發(fā)明的目的就是提供以1步即可改寫快速存儲器的字節(jié)單位快速存儲器改寫電路，具有這個快速存儲器改寫電路的IC卡片用LSI，IC卡片，快速存儲器改寫方法，及快速存儲器改寫程序。

發(fā)明內(nèi)容
為達(dá)到上述目的，本發(fā)明的快速存儲器改寫電路，是CPU，快速存儲器，RAM彼此通過總線相互連接的電路，至少包括(a)從CPU接受快速存儲器的改寫指令，將改寫頁面的指定字節(jié)的數(shù)據(jù)保存到RAM的改寫數(shù)據(jù)控制電路，(b)進(jìn)行CPU的等待的發(fā)生，解除的等待控制電路，(c)將快速存儲器內(nèi)的指定字節(jié)以外的頁面數(shù)據(jù)從快速存儲器送入RAM，給RAM準(zhǔn)備新的頁面數(shù)據(jù)的頁面數(shù)據(jù)控制電路，以及(d)將RAM中準(zhǔn)備的新的頁面數(shù)據(jù)寫入快速存儲器的數(shù)據(jù)設(shè)置控制電路的快速存儲器改寫電路。
按照本發(fā)明的快速存儲器改寫電路，CPU只要將改寫指令送入快速存儲器改寫電路就可進(jìn)行字節(jié)單位的改寫。應(yīng)用程序的開發(fā)者，可以用1步進(jìn)行快速存儲器的字節(jié)單位的改寫，使開發(fā)順序縮短。
又，本發(fā)明快速存儲器改寫電路，還可包括(e)對寫入后的快速存儲器與RAM的頁面數(shù)據(jù)作比較的檢驗電路，(f)通過檢驗電路將有檢驗誤差的數(shù)據(jù)及其地址保存到RAM的保存控制電路，以及(g)檢驗誤差發(fā)生時將誤差標(biāo)志通知給CPU的誤差標(biāo)志發(fā)生電路。
這里，所謂“檢驗誤差”，是指RAM中準(zhǔn)備的改寫的新頁面數(shù)據(jù)與改寫頁面數(shù)據(jù)后的快速存儲器內(nèi)的數(shù)據(jù)不一致。
按照這個快速存儲器改寫電路，檢驗誤差發(fā)生時，可將有檢驗誤差的數(shù)據(jù)及它的地址保存到RAM中，并把誤差的發(fā)生通知給CPU。
又，在本發(fā)明的快速存儲器改寫電路中的(h)數(shù)據(jù)保存控制電路，將來自快速存儲器內(nèi)的ECC電路的2位誤差數(shù)據(jù)及它的地址保存RAM，(i)誤差標(biāo)志發(fā)生電路也可在2位誤差發(fā)生時將誤差標(biāo)志通知給CPU。
這里，所謂“ECC電路”，指的是誤差檢查和糾正(Error Check and Correct)電路。ECC電路，進(jìn)行存儲器誤差的檢出，確定誤差發(fā)生的場所，把它糾正為正確值。但是，ECC電路在1位誤差場合可以自動糾正，在2位誤差場合就不能糾正。對于本發(fā)明，在2位誤差場合，將使誤差標(biāo)志發(fā)生，中止寫入。
通過這個快速存儲器改寫電路，可接收來自有ECC電路的快速存儲器的2位誤差，并中止寫入。
本發(fā)明的IC卡片用LSI，至少包括(a)CPU，(b)快速存儲器，(c)RAM，以及(d)具有從CPU接收快速存儲器的改寫指令并將改寫頁面的指定字節(jié)的數(shù)據(jù)保存到RAM的改寫數(shù)據(jù)控制電路，將快速存儲器內(nèi)的指定字節(jié)以外的頁面的數(shù)據(jù)送入RAM，給RAM準(zhǔn)備新的頁面數(shù)據(jù)的頁面數(shù)據(jù)控制電路，將RAM中準(zhǔn)備的新的頁面數(shù)據(jù)寫入快速存儲器的數(shù)據(jù)設(shè)置控制電路，并進(jìn)行字節(jié)單位的快速存儲器的改寫的快速存儲器改寫電路。
通過本發(fā)明的IC卡片用LSI，應(yīng)用程序的開發(fā)者能以1個步進(jìn)行快速存儲器的字節(jié)單位的改寫，進(jìn)而縮短開發(fā)順序。
又，與本發(fā)明有關(guān)的IC卡片用LSI的快速存儲器含有ECC電路，快速存儲器改寫電路可從ECC電路接收2位誤差信號。
借助這個IC卡片用LSI，可以接受來自具有ECC電路的快速存儲器的2位誤差并中止寫入。
本發(fā)明的IC卡片，至少包括(a)卡片基板，(b)具有CPU，快速存儲器，RAM，從上述CPU接受快速存儲器的改寫指令，將改寫頁面的指定字節(jié)的數(shù)據(jù)保存到上述RAM的改寫數(shù)據(jù)控制電路，將上述快速存儲器內(nèi)的上述指定字節(jié)以外的上述頁面的數(shù)據(jù)送入上述RAM，給上述RAM準(zhǔn)備新的頁面數(shù)據(jù)的頁面數(shù)據(jù)控制電路，將上述RAM中準(zhǔn)備的新的頁面數(shù)據(jù)寫入上述快速存儲器的數(shù)據(jù)設(shè)置控制電路的快速存儲器改寫電路，并裝載在上述卡片基板上的LSI，(c)裝載在該基板上的外部端子，(d)在將該外部端子與上述LSI芯片上的基座連接起來的上述卡片基板上設(shè)置的基板配線，以及(e)將上述LSI芯片，上述卡片基板，上述基板配線及上述外部端子的一部分覆蓋起來的屏蔽薄膜。
這里，所謂“外部端子”是指VDD端子及RST端子等的外部裝置(引線，記錄器等)與數(shù)據(jù)進(jìn)行交流溝通的端子。
通過本發(fā)明的IC卡片，CPU可將改寫指令送入快速存儲器改寫電路，進(jìn)行字節(jié)單位的改寫。應(yīng)用程序的開發(fā)者能以1個步進(jìn)行快速存儲器的字節(jié)單位的改寫，進(jìn)而縮短開發(fā)順序。
又，與本發(fā)明相關(guān)的IC卡片，LSI芯片上的快速存儲器具有ECC電路，LSI芯片也可具有從ECC電路接受2位誤差的信號的裝置。
采用這種IC卡片，可接受來自具有ECC電路的快速存儲器的2位誤差，并中止寫入。
本發(fā)明的快速存儲器改寫方法，在分別通過總線使CPU，快速存儲器，RAM相互連接的快速存儲器改寫電路中，至少包含以下步驟(a)接收來自CPU的快速存儲器的改寫指令的步驟，(b)將進(jìn)行改寫的頁面的指定字節(jié)的數(shù)據(jù)保存到RAM的步驟，(c)使CPU的等待發(fā)生的步驟，(d)將來自快速存儲器的指定字節(jié)以外的頁面數(shù)據(jù)送入RAM，在RAM準(zhǔn)備新的頁面數(shù)據(jù)的步驟，(e)將準(zhǔn)備在RAM中的新的頁面數(shù)據(jù)設(shè)置到快速存儲器的頁面地址的步驟，(f)進(jìn)行快速存儲器的數(shù)據(jù)的改寫的步驟，以及(g)解除對CPU的等待的步驟。
通過本發(fā)明的快速存儲器改寫方法，CPU只要將改寫指令送入快速存儲器改寫電路就可進(jìn)行字節(jié)單位的改寫。應(yīng)用程序的開發(fā)者，可以用1步進(jìn)行快速存儲器的字節(jié)單位的改寫，使開發(fā)順序縮短。
又，與本發(fā)明相關(guān)的快速存儲器改寫方法，可進(jìn)一步包括(h)將改寫后的快速存儲器與RAM的頁面數(shù)據(jù)作比較的步驟。
通過這一快速存儲器改寫方法，可將改寫后的快速存儲器與新準(zhǔn)備的RAM上的數(shù)據(jù)進(jìn)行比較，并確認(rèn)數(shù)據(jù)的整合性。
還有，與本發(fā)明相關(guān)的快速存儲器改寫方法，在改寫后的快速存儲器與RAM的頁面數(shù)據(jù)不同的場合，還可包括(i)將不相同的數(shù)據(jù)及其地址保存到RAM的步驟，以及(j)使送入CPU的誤差標(biāo)志發(fā)生的步驟，及(k)解除CPU的等待的步驟。
通過這一快速存儲器改寫方法，在檢驗誤差發(fā)生時，可將有檢驗誤差的數(shù)據(jù)及其地址保存到RAM，并把誤差發(fā)生通知給CPU。
還有，與本發(fā)明相關(guān)的快速存儲器改寫方法，在讀入快速存儲器內(nèi)的數(shù)據(jù)時，由快速存儲器內(nèi)的ECC電路發(fā)生2位誤差的場合，還可包括(l)將有誤差的數(shù)據(jù)及其地址保存到RAM的步驟，(m)使送入CPU的誤差標(biāo)志發(fā)生的步驟，以及(n)解除CPU的等待的步驟。
通過這一快速存儲器改寫方法，可接受來自具有ECC電路的快速存儲器的2位誤差并中止寫入。
本發(fā)明的快速存儲器改寫程序，在分別通過總線使CPU，快速存儲器，RAM相互連接的快速存儲器改寫電路進(jìn)行控制的程序中，至少包含以下指令(a)接收來自CPU的快速存儲器的改寫指令的指令，(b)將進(jìn)行改寫的頁面的指定字節(jié)的數(shù)據(jù)保存到RAM的指令，(c)使CPU的等待發(fā)生的指令，(d)將來自快速存儲器的指定字節(jié)以外的頁面數(shù)據(jù)送入RAM，為RAM準(zhǔn)備新的頁面數(shù)據(jù)的指令，(e)將準(zhǔn)備在RAM中的新的頁面數(shù)據(jù)設(shè)置到快速存儲器的頁面地址的指令，(f)進(jìn)行快速存儲器的數(shù)據(jù)的改寫的指令，以及(g)解除對CPU的等待的指令。
通過讀入與本發(fā)明相關(guān)的快速存儲器改寫程序，快速存儲器改寫電路可進(jìn)行字節(jié)單位改寫。
與本發(fā)明相關(guān)的快速存儲器改寫程序，還可包括(h)將改寫后的快速存儲器與RAM的數(shù)據(jù)作比較的指令。
通過讀入這一快速存儲器改寫程序，可將改寫后的快速存儲器與新準(zhǔn)備的RAM上的數(shù)據(jù)作比較，進(jìn)而確認(rèn)數(shù)據(jù)的整合性。
又，與本發(fā)明相關(guān)的快速存儲器改寫程序，在改寫后的快速存儲器與RAM的數(shù)據(jù)不同的場合，還可包括(i)將不同的數(shù)據(jù)及其地址保存到RAM的指令，(j)使送入CPU的誤差標(biāo)志發(fā)生的指令，以及(k)解除CPU的等待的指令。
通過讀入這一快速存儲器改寫程序，快速存儲器改寫電路，在檢驗誤差發(fā)生時，將有檢驗誤差的數(shù)據(jù)及其地址保存到RAM，并把誤差發(fā)生通知給CPU。
又，與本發(fā)明相關(guān)的快速存儲器改寫程序，當(dāng)讀入快速存儲器內(nèi)的數(shù)據(jù)時，在由快速存儲器內(nèi)的ECC電路發(fā)生2位誤差的場合，還可包括(l)將有誤差的數(shù)據(jù)及其地址保存到RAM的指令，(m)使送入CPU的誤差標(biāo)志發(fā)生的指令，以及(n)解除CPU的等待的指令。
通過讀入這一快速存儲器改寫程序，快速存儲器改寫電路接受來自具有ECC電路的快速存儲器的2位誤差，并中止寫入。


圖1(a)表示與本發(fā)明第1實施形態(tài)相關(guān)的IC卡片的構(gòu)成方框圖，圖1(b)是用(a)說明的IC卡片的斷面圖的一例。
圖2是與本發(fā)明第1實施形態(tài)相關(guān)的快速存儲器改寫電路方框圖。
圖3表示與本發(fā)明第1實施形態(tài)相關(guān)的快速存儲器改寫方法流程圖。
圖4表示與本發(fā)明的第1實施形態(tài)相關(guān)的快速存儲器改寫方法的數(shù)據(jù)流程圖。
圖5是與本發(fā)明第2實施形態(tài)相關(guān)的快速存儲器改寫電路方框圖。
圖6表示與本發(fā)明第2實施形態(tài)相關(guān)的快速存儲器改寫方法流程圖。
圖7表示以往的IC卡片的構(gòu)成方框圖。
圖8表示以往的EEPROM改寫方法的數(shù)據(jù)流程圖。
圖9表示以往的快速存儲器改寫方法的流程圖。
圖10表示以往的快速存儲器改寫方法的數(shù)據(jù)流程圖。
標(biāo)號說明1快速存儲器改寫電路10總線11CPU12RAM13ROM14快速存儲器15協(xié)同處理器16RANDOM17EEPROM21VDD端子基座22RST端子基座23CLK端子基座24I/O端子基座25GND端子基座
31改寫數(shù)據(jù)控制電路32等待控制電路33頁面數(shù)據(jù)控制電路34數(shù)據(jù)設(shè)置控制電路35檢驗電路36數(shù)據(jù)設(shè)置終了判別電路37誤差標(biāo)志發(fā)生電路38數(shù)據(jù)保存控制電路40IC卡片用LSI41以往型IC卡片用LSI50ECC電路61VDD端子62RST端子63CLK端子64I/O端子65GND端子71，72，…，75基板配線81，82，…，85接合導(dǎo)線90卡片基板91隔離片92上部屏蔽薄膜93下部屏蔽薄膜100IC卡片具體實施形態(tài)下面，參照附圖，對本發(fā)明的第1及第2實施形態(tài)進(jìn)行說明。在下面的附圖中，相同或類似的部分帶相同或類似的標(biāo)號。這里，附圖是模式的，各尺寸的比率與實際可能有出入。因此，具體的尺寸應(yīng)參照以下的說明去判斷。附圖彼此間也含有相互尺寸的關(guān)系及比率不同的部分，這也不去說它了。
(第1實施形態(tài))圖1(a)表示與第1實施形態(tài)相關(guān)IC卡片的構(gòu)成的模式的平面圖，它與除去圖1(b)中表示的上部屏蔽薄膜92及隔離片91的狀態(tài)相對應(yīng)。IC卡片100具有卡片基板90，裝載在卡片基板90上的IC卡片用LS140，VDD端子61，RST端子62，CLK端子63，I/O端子64，及GND端子65。又，基板配線71～75被形成于卡片基板90上。IC卡片用LS140在半導(dǎo)體芯片上將CPU11，RAM12，ROM13，快速存儲器14，協(xié)同處理器15，RANDOM16，快速存儲器改寫電路1進(jìn)行集成化，且，在半導(dǎo)體芯片的周邊部配置有成為端子61，62，…，65與數(shù)據(jù)相互交流溝通的接合基座的VDD端子基座21，RST端子基座22，CLK端子基座23，I/O端子基座24，及GND端子基座25。如圖1(b)所示，在卡片基板90一面，接著隔離片91。隔離片91具有進(jìn)入IC卡片用LS140的貫通部，IC卡片用LSI40，在這個隔離片91的貫通部的內(nèi)部，被焊接于卡片基板90上。又，IC卡片100，在裝載IC卡片用LSI40的卡片基板90上夾著隔離片91，運(yùn)用上部屏蔽薄膜92及下部屏蔽薄膜93分別將它的兩面進(jìn)行覆蓋。圖1(b)是IC卡片之一例，自然不以其他的結(jié)構(gòu)來構(gòu)成。
CPU11進(jìn)行將寫入指令送入快速存儲器改寫電路1等的控制處理。RAM12是數(shù)據(jù)處理用的存儲器。ROM13被燒上管理規(guī)定的程序?？焖俅鎯ζ?4是電氣上可以以塊單位進(jìn)行消去、再寫入的讀出專用的不揮發(fā)性存儲器，比EEPROM容量大。協(xié)同處理器15用來分擔(dān)輔助功能。專門處理浮動小數(shù)點演算的浮動小數(shù)點裝置(FPU)是其代表。RANDOM16是CPU，RAM，ROM等以外的控制邏輯電路。
VDD端子基座21是供電接合基座，經(jīng)基板配線71，接合導(dǎo)線81與VDD端子61連接。RST端子基座22是接受置LSI上各電路塊1，11，12，…16于初始狀態(tài)的復(fù)位信號的接合基座，它經(jīng)基板配線72，接合導(dǎo)線82與RST端子連接。
CLK端子基座23，是接受用來使LSI上各電路塊1，11，12…，16動作的同期用的周期信號的接合基座，它經(jīng)基板配線73，接合導(dǎo)線83與CLK端子63連接。I/O端子基座24是接受輸入輸出信號的接合基座，它經(jīng)基板配線74，接合導(dǎo)線84與I/O端子64連接。GND端子基座25是信號(安全)接地用接合基座，它經(jīng)基板配線75，接合導(dǎo)線85與GND端子65連接。
快速存儲器改寫電路1，如圖2所示，由改寫數(shù)據(jù)控制電路31，等待控制電路32，頁面數(shù)據(jù)控制電路33，數(shù)據(jù)設(shè)置控制電路34，檢驗電路35，數(shù)據(jù)設(shè)置終了判別電路36，誤差標(biāo)志發(fā)生電路37，及數(shù)據(jù)保存控制電路38構(gòu)成。
改寫數(shù)據(jù)控制電路31，經(jīng)總線10從CPU11接受快速存儲器14的改寫指令并將改寫指定字節(jié)的數(shù)據(jù)保存到RAM12中。又，向等待控制電路32發(fā)指示，讓CPU11中發(fā)生等待，并通知頁面數(shù)據(jù)控制電路33在RAM12中保存著字節(jié)數(shù)據(jù)。等待控制電路32進(jìn)行對CPU11的等待的發(fā)生，解除。頁面數(shù)據(jù)控制電路33經(jīng)總線10將快速存儲器14內(nèi)的改寫頁面的指定字節(jié)以外的字節(jié)的數(shù)據(jù)送入并保存到RAM12。數(shù)據(jù)設(shè)置控制電路34將準(zhǔn)備在RAM12中的新的頁面數(shù)據(jù)經(jīng)總線10寫入快速存儲器14。數(shù)據(jù)設(shè)置終了判別電路36監(jiān)視快速存儲器14，1頁的新數(shù)據(jù)被設(shè)置，在改寫終了時向檢驗電路35發(fā)通知。檢驗電路35經(jīng)總線10對快速存儲器14與RAM12的值作比較。在值不同時，通知數(shù)據(jù)保存控制電路38，在值相同時，通知等待控制電路32。數(shù)據(jù)保存控制電路38將誤差發(fā)生通知給誤差標(biāo)志發(fā)生電路，并將有誤差的數(shù)據(jù)及其地址經(jīng)總線10保存到RAM12。誤差標(biāo)志發(fā)生電路37將誤差標(biāo)志通知給CPU11，并通知等待控制電路32要解除CPU11的等待。
用圖3，圖4，對快速存儲器改寫方法進(jìn)行說明。
(a)首先，按照快速存儲器的改寫的數(shù)據(jù)的量，CPU11要判斷頁面單位的改寫是否有效率，字節(jié)單位的改寫是否有效率。這里所說的頁面單位，指的是把一定數(shù)量的字節(jié)作為一塊進(jìn)行處理的塊單位。例如，把64字節(jié)作為1頁進(jìn)行處理。在選擇頁面單位的改寫的場合，以過去常用的方法，由CPU進(jìn)行控制，進(jìn)行快速存儲器的改寫。在選擇字節(jié)單位的改寫的場合，在位置S101，改寫指令從CPU11傳達(dá)到快速存儲器改寫電路1的改寫數(shù)據(jù)控制電路31。
(b)下面，在位置S102，從CPU11接受改寫指令的改寫數(shù)據(jù)控制電路31，將進(jìn)行改寫的頁面Pm的改寫指定字節(jié)bk的數(shù)據(jù)經(jīng)總線10保存到RAM12中。在圖4中，以斜線表示的字節(jié)bk即是進(jìn)行改寫的指定字節(jié)，通過快速存儲器改寫電路1，經(jīng)總線10被設(shè)置到RAM12中。
(c)接下來，改寫數(shù)據(jù)控制電路31，向等待控制電路32發(fā)出CPU11的等待發(fā)生的通知。在位置S103，等待控制電路32，使CPU的等待發(fā)生。這樣，CPU11在等待解除指令被送入前停止動作。在圖4中，從快速存儲器改寫電路1使CPU11的等待發(fā)生的位置(S103)被表示出來。
(d)下面，在位置S104，頁面數(shù)據(jù)控制電路33，將改寫快速存儲器14內(nèi)的數(shù)據(jù)的有字節(jié)的頁面Pm經(jīng)總線10送入并保存到RAM12。這時保存的頁面Pm的數(shù)據(jù)中不包含改寫數(shù)據(jù)的指定字節(jié)bk的數(shù)據(jù)。即，在圖4中，只把頁面數(shù)據(jù)的點描部分的字節(jié)…，bk-2，bk-1，bk+1，bk+2，…的數(shù)據(jù)設(shè)置到RAM12中。這一結(jié)果，字節(jié)bk在位置S102被置換成保存數(shù)據(jù)的新的頁面數(shù)據(jù)Pm被準(zhǔn)備到RAM12中。
(e)下面，在位置S105，數(shù)據(jù)設(shè)置控制電路34，把RAM12中準(zhǔn)備的新的頁面數(shù)據(jù)Pm設(shè)置到快速存儲器的頁面地址上。又，在位置S106，快速存儲器14在新的頁面數(shù)據(jù)Pm進(jìn)行數(shù)據(jù)改寫。
(f)數(shù)據(jù)設(shè)置終了判別電路36，監(jiān)視快速存儲器14，在新的數(shù)據(jù)被設(shè)置時對檢驗電路35發(fā)通知。在位置S106，快速存儲器14進(jìn)行對送往新的頁面數(shù)據(jù)Pm的數(shù)據(jù)的改寫，所以，數(shù)據(jù)設(shè)置終了判別電路36向檢驗電路35發(fā)通知。在位置S107，檢驗電路35對快速存儲器14與RAM12的數(shù)據(jù)進(jìn)行比較。
(g)在位置S108，在快速存儲器14與RAM12的值不同的場合，發(fā)生檢驗誤差。此時，進(jìn)入位置S110，檢驗電路35將通知送入數(shù)據(jù)保存控制電路38。在位置S110，數(shù)據(jù)保存控制電路38，將有誤差的數(shù)據(jù)及其地址經(jīng)總線10保存到RAM12中。再通知給誤差標(biāo)志發(fā)生電路37。在位置S111，誤差標(biāo)志發(fā)生電路37使送入CPU11的誤差標(biāo)志發(fā)生。又，把要解除等待通知給等待控制電路32。又，在位置S112，等待控制電路32解除CPU11的等待。
(h)又，在位置S108，在快速存儲器14與RAM12的值相同的場合，檢驗誤差不發(fā)生，檢驗電路35向等待控制電路32發(fā)通知。又，在位置S109，等待控制電路32解除CPU11的等待。
如使用與第1實施形態(tài)相關(guān)的快速存儲器改寫電路進(jìn)行快速存儲器的改寫，CPU只要把改寫指令送入快速存儲器改寫電路就可進(jìn)行改寫。這樣，與以往的EEPROM的改寫一樣，CPU以送出改寫指令的1個步就可實施快速存儲器的改寫，應(yīng)用程序的開發(fā)者能以1個步進(jìn)行快速存儲器的字節(jié)單位的改寫，進(jìn)而縮短開發(fā)順序。又，通過與第1實施形態(tài)相關(guān)的快速存儲器改寫電路，在檢驗誤差發(fā)生時，能將有檢驗誤差的數(shù)據(jù)及其地址保存到RAM，并把誤差發(fā)生通知給CPU。
(第2實施形態(tài))與第2實施形態(tài)相關(guān)的IC卡片，是在與第1實施形態(tài)相關(guān)的IC卡片的快速存儲器內(nèi)內(nèi)藏ECC電路而成的。
與第2實施形態(tài)相關(guān)的快速存儲器改寫電路的方框圖表示于圖5。圖5的快速存儲器改寫電路1，由改寫數(shù)據(jù)控制電路31，等待控制電路32，頁面數(shù)據(jù)控制電路33，數(shù)據(jù)設(shè)置控制電路34，檢驗電路35，數(shù)據(jù)設(shè)置終了判別電路36，誤差標(biāo)志發(fā)生電路37，及數(shù)據(jù)保存控制電路38構(gòu)成。它們與在第1實施形態(tài)中說明的一樣，所以這里的說明省略。
與第2實施形態(tài)相關(guān)的IC卡片中的快速存儲器14，內(nèi)藏ECC電路50。ECC電路50進(jìn)行存儲器誤差的檢出。在1位誤差的場合，可確定誤差發(fā)生的場所，并將它糾正為正確值，在2位誤差的場合不能糾正，所以發(fā)生顯示2位誤差的信號。在第2實施形態(tài)的快速存儲器改寫電路1，誤差標(biāo)志發(fā)生電路37接受這個2位誤差信號。
對于與第2實施形態(tài)相關(guān)的快速存儲器改寫方法，以圖6進(jìn)行說明。
(a)在位置S201～S203，與第1實施形態(tài)的圖3的位置S101～S103一樣，說明從略。
(b)在位置S204，頁面數(shù)據(jù)控制電路33在讀入快速存儲器14內(nèi)的數(shù)據(jù)時，快速存儲器14內(nèi)的ECC電路50確認(rèn)數(shù)據(jù)誤差的有無。在1位誤差的場合，ECC電路50自動糾正為正確的值。但是，在發(fā)生2位誤差的場合，不能用ECC電路50進(jìn)行糾正，進(jìn)到位置S211。在位置S211，數(shù)據(jù)保存控制電路38從ECC電路50接受2位誤差信號，并將有誤差的數(shù)據(jù)及其地址保存到RAM12。又，將出現(xiàn)誤差通知給誤差標(biāo)志發(fā)生電路37。在位置S212，誤差標(biāo)志發(fā)生電路37使送入CPU11的誤差標(biāo)志發(fā)生。又，將解除等待通知給等待控制電路32。又，在位置S213，等待控制電路32解除CPU11的等待。
(c)又，在位置S204，在不發(fā)生2位誤差的場合，進(jìn)到位置S205，頁面數(shù)據(jù)控制電路33，將包含改寫快速存儲器14內(nèi)的數(shù)據(jù)的字節(jié)的頁面送入并保存到RAM12中。
(d)下面的位置S206～S210與第1實施形態(tài)的圖3的位置S105～S109一樣，所以說明從略。
對于與第2實施形態(tài)相關(guān)的IC卡片，使用內(nèi)藏ECC電路的快速存儲器時發(fā)生2位誤差之際，保存它的誤差數(shù)據(jù)及其地址并將誤差通知給CPU。為此，在發(fā)生2位誤差的場合，可中止寫入。
(其他實施形態(tài))本發(fā)明是根據(jù)第1及第2實施形態(tài)進(jìn)行記載的，針對發(fā)表的部分進(jìn)行的敘述及附圖不應(yīng)理解為僅僅限于這個發(fā)明。業(yè)內(nèi)人士根據(jù)這些內(nèi)容不難理解各種各樣的替代實施形態(tài)，實施例及運(yùn)用技術(shù)。
例如，與第1及第2實施形態(tài)相關(guān)的快速存儲器改寫電路，包含復(fù)數(shù)的電路，但是，我們不要管它是使用將二個以上的電路的功能合并為一的電路，反之，也不要管它是使用將一個電路的功能分割到二個以上的電路上去的電路。
又，在與第1及第2實施形態(tài)相關(guān)的快速存儲器改寫方法中，以1頁作為64字節(jié)進(jìn)行說明，但根據(jù)快速存儲器的性質(zhì)包含在1頁中的字節(jié)數(shù)不限于64字節(jié)，可取各種值。
又，與第1及第2實施形態(tài)相關(guān)的快速存儲器改寫方法，以圖3或圖6所示的順序進(jìn)行說明，但是，使CPU的等待發(fā)生的時標(biāo)及誤差發(fā)生時保存誤差數(shù)據(jù)的時標(biāo)等，在改寫過程中不希望發(fā)生故障，即使不按這個順序也行。
又，對于與第1及第2實施形態(tài)相關(guān)的快速存儲器改寫方法，針對改寫字節(jié)為1字節(jié)時進(jìn)行說明，一次改寫的字節(jié)，如果是在同一頁內(nèi)，例如3字節(jié)也好10字節(jié)也好都不管它。此時，改寫的字節(jié)數(shù)，是由改寫數(shù)據(jù)控制電路識別的。
這樣，本發(fā)明在這里自然含有未記載的各種實施形態(tài)。因此，本發(fā)明的技術(shù)范圍通過上述說明，僅按照有關(guān)恰當(dāng)?shù)膶＠暾埛秶M(jìn)行決定。
通過本發(fā)明，能提供使以1步進(jìn)行快速存儲器的字節(jié)單位的改寫成為可能的快速存儲器改寫電路，具有這個快速存儲器改寫電路的IC卡片用LSI，IC卡片，快速存儲器改寫方法，以及快速存儲器改寫程序。
權(quán)利要求
1.一種快速存儲器改寫電路，是一種使CPU，快速存儲器，RAM分別通過總線相互連接的電路，其特征在于，包括從所述CPU接受所述快速存儲器的改寫指令，將改寫頁面的指定字節(jié)的數(shù)據(jù)保存到所述RAM的改寫數(shù)據(jù)控制電路，進(jìn)行所述CPU的等待的發(fā)生，解除的等待控制電路，將所述快速存儲器內(nèi)的所述指定字節(jié)以外的所述頁面的數(shù)據(jù)從所述快速存儲器送入所述RAM，在所述RAM準(zhǔn)備新的頁面數(shù)據(jù)的頁面數(shù)據(jù)控制電路，以及將所述RAM中準(zhǔn)備的新的頁面數(shù)據(jù)寫入所述快速存儲器的數(shù)據(jù)設(shè)置控制電路。
2.如權(quán)利要求1所述的快速存儲器改寫電路，其特征在于，還包括對所述寫入后的快速存儲器與所述RAM的頁面數(shù)據(jù)作比較的檢驗電路，通過所述檢驗電路將有檢驗誤差的數(shù)據(jù)及其地址保存到所述RAM的數(shù)據(jù)保存控制電路，以及所述檢驗誤差發(fā)生時將誤差標(biāo)志通知給所述CPU的誤差標(biāo)志發(fā)生電路。
3.如權(quán)利要求1或2所述的快速存儲器改寫電路，其特征在于，所述數(shù)據(jù)保存控制電路，將快速存儲器內(nèi)ECC電路的2位誤差數(shù)據(jù)及其地址保存到所述RAM，所述誤差標(biāo)志發(fā)生電路，在2位誤差發(fā)生時將誤差標(biāo)志通知給CPU。
4.一種IC卡片用LSI，其特征在于，至少包括CPU，快速存儲器，RAM，從所述CPU接受所述快速存儲器的改寫指令，將改寫頁面的指定字節(jié)的數(shù)據(jù)保存到所述RAM的改寫數(shù)據(jù)控制電路，將所述快速存儲器內(nèi)的所述指定字節(jié)以外的所述頁面數(shù)據(jù)送入所述RAM，給所述RAM準(zhǔn)備新的頁面數(shù)據(jù)的頁面數(shù)據(jù)控制電路，具有將所述RAM中準(zhǔn)備的新的頁面數(shù)據(jù)寫入所述快速存儲器的數(shù)據(jù)設(shè)置控制電路，以及進(jìn)行字節(jié)單位的快速存儲器的改寫的快速存儲器改寫電路。
5.如權(quán)利要求4所述的IC卡片用LSI，其特征在于，所述快速存儲器具有ECC電路，所述快速存儲器改寫電路接收來自該ECC電路的2位誤差信號。
6.一種IC卡片，其特征在于，至少包括卡片基板，具有CPU，快速存儲器，RAM，接收從所述CPU來的所述快速存儲器的改寫指令，并將改寫頁面的指定字節(jié)的數(shù)據(jù)保存到所述RAM的改寫數(shù)據(jù)控制電路，將所述快速存儲器內(nèi)的所述指定字節(jié)以外的所述頁面數(shù)據(jù)送入RAM并給所述RAM準(zhǔn)備新的頁面數(shù)據(jù)的頁面數(shù)據(jù)控制電路，以及將準(zhǔn)備于RAM中的新的頁面數(shù)據(jù)寫入所述快速存儲器的數(shù)據(jù)設(shè)置控制電路的快速存儲器改寫電路，并裝載在所述卡片基板上的LSI，裝載在該卡片基板上的外部端子，在把該外部端子與所述LSI芯片上的基座連接起來的所述卡片基板上設(shè)置的基板配線，以及將所述LSI芯片，所述卡片基板，所述基板配線及所述外部端子的一部分覆蓋起來的屏蔽薄膜。
7.如權(quán)利要求6所述的IC卡片，其特征在于，所述LSI芯片上的快速存儲器具有ECC電路，所述LSI芯片具有接收來自該ECC電路的2位誤差信號的裝置。
8.一種快速存儲器改寫方法，其特征在于，是在分別通過總線使CPU，快速存儲器，RAM相互連接的快速存儲器改寫電路中，所述方法至少包括以下步驟接收來自所述CPU的所述快速存儲器的改寫指令的步驟，將進(jìn)行所述改寫的頁面的指定字節(jié)的數(shù)據(jù)保存到所述RAM的步驟，使所述CPU的等待發(fā)生的步驟，將來自所述快速存儲器的所述指定字節(jié)以外的所述頁面數(shù)據(jù)送入所述RAM，在所述RAM準(zhǔn)備新的頁面數(shù)據(jù)的步驟，將準(zhǔn)備在所述RAM中的新的頁面數(shù)據(jù)設(shè)置到所述快速存儲器的頁面地址的步驟，進(jìn)行改寫所述快速存儲器的數(shù)據(jù)的步驟，以及解除所述CPU的等待的步驟。
9.如權(quán)利要求8所述的快速存儲器改寫方法，其特征在于，還包括對所述改寫后的快速存儲器與所述RAM的頁面數(shù)據(jù)作比較的步驟。
10.如權(quán)利要求9所述的快速存儲器改寫方法，其特征在于，在所述改寫后的快速存儲器與所述RAM的頁面數(shù)據(jù)不同的場合，還包括將該不同的數(shù)據(jù)及其地址保存到所述RAM的步驟，使送入CPU的誤差標(biāo)志發(fā)生的步驟，以及解除所述CPU的等待的步驟。
11.如權(quán)利要求8至10任一項所述的快速存儲器改寫方法，其特征在于，在讀入快速存儲器內(nèi)的數(shù)據(jù)時通過快速存儲器內(nèi)的ECC電路發(fā)生2位誤差的場合，還包括將誤差數(shù)據(jù)及其地址保存到所述RAM的步驟，使送入所述CPU的誤差標(biāo)志發(fā)生的步驟，以及解除所述CPU的等待的步驟。
12.一種快速存儲器改寫程序，是一種對使CPU，快速存儲器，RAM彼此通過總線相互連接的快速存儲器改寫電路進(jìn)行控制的程序，其特征在于，所述程序至少包括接受來自CPU的所述快速存儲器改寫指令的指令，將進(jìn)行所述改寫的頁面的指定字節(jié)的數(shù)據(jù)保存到所述RAM的指令，使CPU的等待發(fā)生的指令，將所述指定字節(jié)以外的所述頁面的數(shù)據(jù)從所述快速存儲器送入所述RAM，給所述RAM準(zhǔn)備新的頁面數(shù)據(jù)的指令，將所述RAM中準(zhǔn)備的頁面數(shù)據(jù)設(shè)置到所述快速存儲器的頁面地址的指令，進(jìn)行所述快速存儲器的數(shù)據(jù)改寫的指令，以及解除所述CPU的等待的指令。
13.如權(quán)利要求12所述的快速存儲器改寫程序，其特征在于，還包括將所述改寫后的快速存儲器與所述RAM的數(shù)據(jù)作比較的指令。
14.如權(quán)利要求13所述的快速存儲器改寫程序，其特征在于，在所述改寫后的快速存儲器與所述RAM的數(shù)據(jù)不同的場合，還包括將該不同的數(shù)據(jù)及其地址保存到所述RAM的指令，使送入所述CPU的誤差標(biāo)志發(fā)生的指令，及解除所述CPU的等待的指令。
15.如權(quán)利要求12至14任一項所述的快速存儲器改寫程序，其特征在于，在讀入快速存儲器內(nèi)的數(shù)據(jù)時由快速存儲器內(nèi)的ECC電路發(fā)生2位誤差的場合，還包括將該有誤差的數(shù)據(jù)及其地址保存到所述RAM中的指令，使送入所述CPU的誤差標(biāo)志發(fā)生的指令，以及解除所述CPU的等待的指令。
全文摘要
本發(fā)明揭示一種快速存儲器改寫電路、IC卡片用LSI、IC卡片、快速存儲器改寫方法及快速存儲器改寫程序。IC卡片用LSI40，在半導(dǎo)體芯片上將CPU11，RAM12，ROM13，快速存儲器14，協(xié)同處理器15，RANDOM16，及快速存儲器改寫電路1進(jìn)行集成化，又在半導(dǎo)體芯片的周邊部配上使端子61，62，…，65與數(shù)據(jù)相互溝通的接合基座的端子基座21，22，…，25?？焖俅鎯ζ鞲膶戨娐?，按照來自CPU11的快速存儲器14的改寫指令，將改寫的指定字節(jié)的數(shù)據(jù)保存到RAM12。然后，把快速存儲器14內(nèi)的指定字節(jié)以外的頁面的數(shù)據(jù)送入RAM12。此后，將在RAM12中準(zhǔn)備的新的頁面數(shù)據(jù)寫入快速存儲器14中。提供以1步就可進(jìn)行快速存儲器的字節(jié)單位的改寫的IC卡片。
文檔編號G06K19/07GK1420500SQ0214394
公開日2003年5月28日 申請日期2002年9月26日 優(yōu)先權(quán)日2001年9月26日
發(fā)明者森修三 申請人:株式會社東芝