專利名稱：數(shù)據(jù)處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種并行處理至少兩個獨立進程(線程)的數(shù)據(jù)處理裝置。
US’A’5,941,983公開過一種利用程序存儲器來并行處理獨立進程的數(shù)據(jù)處理裝置，所述程序存儲器中存放了一個具有許多獨立進程(線程)的編譯程序，其中，該編譯程序具有關(guān)于并行性的信息和許多帶有多個進程指令的束。
WO 99/21088 A1公開過一種利用線程切換邏輯來并行處理進程(線程)的數(shù)據(jù)處理裝置，它具有用于存儲標志和數(shù)據(jù)的寄存器。
US’A’5,404,469公開過一種數(shù)據(jù)處理裝置(多線程微處理器)，它利用的是一種靜態(tài)的嵌套技術(shù)。
眾所周知，數(shù)據(jù)處理裝置或處理器的信息通過量及速度可以利用流水線操作和增加時鐘頻率來提高。
通過增加硬件費用，也就是說使處理器單元倍增，同樣也可以提高數(shù)據(jù)處理速率。對此，基本上已知有兩種方案，即多處理器結(jié)構(gòu)和處理器指令級上的并行操作(ILP=指令級并行操作)。
如今，ILP已作為并行處理方案而被廣泛實現(xiàn)。相反，多處理器結(jié)構(gòu)由于其復(fù)雜的處理器互通信而成就甚小。
有一種ILP方案的實施例是德克薩斯儀器公司C6x結(jié)構(gòu)系列的數(shù)字信號處理器的VLIW(極大指令字)結(jié)構(gòu)。因特(Intel)和休勒特-派克特(Hewlett-Packard)公司的新型IA-64結(jié)構(gòu)也基于的是ILP方案。在上述兩種結(jié)構(gòu)中，都規(guī)定了轉(zhuǎn)換程序代碼期間的并行操作。因特公司把它的IA-64結(jié)構(gòu)稱為“顯式并行指令計算”(EPIC)。在所述的轉(zhuǎn)換過程中，設(shè)置了一些預(yù)定標志以用于并行性的識別。由此，處理器可以簡單地確定并行執(zhí)行的指令何時在程序流中產(chǎn)生和相應(yīng)地作用。另外，這會比諸如在全并行操作中譬如雙倍設(shè)置的硬件要便宜，而所述全并行操作應(yīng)用在強力PC處理器的超標量結(jié)構(gòu)當中。在那兒，只有在程序運行時間內(nèi)才規(guī)定并行操作，然后再根據(jù)該并行操作進行相應(yīng)地作用。但是，由ILP獲得的效益會因數(shù)據(jù)及控制操作的內(nèi)在依賴性而受到限制。為了避免這種依賴性，需要有耗費很大的預(yù)處理-譬如已經(jīng)在編程中考慮數(shù)據(jù)及控制操作的依賴性-，這又提高了整個研制過程的費用。
在1995年第22輪計算機結(jié)構(gòu)國際研討會的記錄中公開的D.M.Tullsen,S.J.Eggers,H.M.Levy的論文“同時多線程芯片上并行操作的最大化”建議了一種同時多線程處理方案，以用于在芯片級上進行最大化的并行操作。對此，多個獨立的進程、指令序列或程序流(線程)在一個時鐘周期內(nèi)被輸出到超標量處理器的多個現(xiàn)有單元之中。同時多線程處理的目的在于，通過利用并行操作使所有的處理器單元都同時加滿負載，并由此根據(jù)處理器性能來減少由慢存儲器所引起的長執(zhí)行時間效應(yīng)。
在1997年的IEEE計算機的第79～85頁公開的、由L.Hammond,B.A.Nayfeh,K.Olukotun所著的論文“單片多處理器”中曾講述過一種單片多處理器。在該論文中，尤其在性能方面深入討論了同時多線程處理(SM)和芯片多處理器(CMP)之間的區(qū)別。另外它還建議，由于集成電路的集成密度在快速增長，所以需要使用一種多處理器結(jié)構(gòu)來處理并行進程。
本發(fā)明的任務(wù)在于，建議一種數(shù)據(jù)處理裝置或處理器，它可以并行地執(zhí)行至少兩個進程(線程)，其中硬件費用較低。
該任務(wù)由權(quán)利要求1的特征部分所述的數(shù)據(jù)處理裝置來實現(xiàn)。優(yōu)選的實施方案由從屬權(quán)利要求給出。
這種數(shù)據(jù)處理裝置譬如可以優(yōu)選地在電信應(yīng)用中用作網(wǎng)絡(luò)處理器，以便處理LAN應(yīng)用的協(xié)議棧的第1～3層，還可以用于ATM(異步轉(zhuǎn)移模式)開關(guān)，IP(因特網(wǎng)協(xié)議)路由器，尤其基于DSL(數(shù)字用戶線)方法、以太網(wǎng)和電纜調(diào)制解調(diào)器的幀中繼等等。尤其是在上述應(yīng)用中，經(jīng)常出現(xiàn)獨立的、用于處理不同任務(wù)(譬如不同協(xié)議)的進程。在電信領(lǐng)域內(nèi)，這種被稱為多線程的并行運行進程以基礎(chǔ)應(yīng)用的形式被進行了相應(yīng)程度的擴展。在一種可編程IP/ATM接口中(因特網(wǎng)協(xié)議/異步轉(zhuǎn)移模式輸入輸出處理單元)，譬如運行獨立進程來控制不同的數(shù)據(jù)通信或控制分離的數(shù)據(jù)移位操作。
然而，本發(fā)明的數(shù)據(jù)處理裝置并不局限于上述應(yīng)用，它可以應(yīng)用于存在并行進程的任何地方。此處的實施例有辦公室內(nèi)計算機或私用計算機中的控制及調(diào)節(jié)任務(wù)，或非常一般的任務(wù)。如果必須并行地利用高性能對一般進程進行預(yù)處理，那么該應(yīng)用恰好是很有意義的。
本發(fā)明涉及一種并行處理至少兩個獨立進程(線程)的數(shù)據(jù)處理裝置，它具有-程序存儲器，該存儲器中至少存儲了一個具有N個多數(shù)獨立進程的編譯程序，其中，所述編譯程序具有關(guān)于并行性的信息和許多帶有多個進程指令的束；-對所述程序存儲器進行尋址的轉(zhuǎn)移控制單元；-用于存儲標志和數(shù)據(jù)的寄存器，它根據(jù)所執(zhí)行的進程而被切換；以及-程序流控制單元，由它控制從程序存儲器中取出所述的束以及控制所述的轉(zhuǎn)移控制單元，而且它還根據(jù)所述指令中包含的、在程序的編譯時間裝入的信息來控制指令的輸出。
本發(fā)明的基本思想在于，獨立且并行運行的進程中的數(shù)據(jù)和指令的依賴性要比在用于并行處理的單個程序流(單順序的程序流)中時小。當程序轉(zhuǎn)換或編譯成機器碼時，需對程序的并行性進行檢查，并為并行性裝設(shè)特殊的標志或識別信息。
在此，數(shù)據(jù)處理裝置的結(jié)構(gòu)對單程序結(jié)構(gòu)(單線程結(jié)構(gòu))也是兼容的。需并行執(zhí)行的指令在一個時鐘周期內(nèi)從程序存儲器中取出。每個單獨的并行進程都被指定了一個優(yōu)先級。在讀取階段，數(shù)據(jù)處理裝置通過轉(zhuǎn)移控制單元從程序存儲器中取出數(shù)據(jù)和指令，然后，由程序流控制單元根據(jù)分配的優(yōu)先級和在轉(zhuǎn)換時設(shè)置的標志或裝入的關(guān)于并行性的信息來判斷首先執(zhí)行哪些進程。
對此，數(shù)據(jù)處理裝置具有用于存儲并行程序的狀態(tài)變量的寄存器，譬如程序計數(shù)器、寄存器文件、ALU(算術(shù)邏輯單元)標志等等。該寄存器可以根據(jù)需處理的進程來進行切換，并主要被用來存儲進程的數(shù)據(jù)(所謂的關(guān)聯(lián)切換)。
在該數(shù)據(jù)處理裝置的一種優(yōu)選實施方案中，為程序存儲器并行地后接了N個指令緩沖器，用于存儲從該程序存儲器讀出的指令。
優(yōu)選地，程序流控制單元的指令輸出選擇器被如此地控制，使得從指令緩沖器中讀出該指令，且并行地輸出N個指令。
為了進行并行處理，諸如指令譯碼器和位于轉(zhuǎn)移控制單元內(nèi)的程序計數(shù)器等中央單元可以根據(jù)有效的并行進程倍增，譬如增加一倍。對此，無須為每個并行進程都裝設(shè)附加的單元，而只是將其設(shè)置為同時并行地執(zhí)行進程時所需要的數(shù)目。于是，如果譬如一個程序具有五個不同的進程，而該五個進程中只有兩個一直有效，那么使中央單元增加一倍就可以了。與耗費較大的ILP結(jié)構(gòu)相比，這一共只需要較少的硬件。一種用于處理并行進程的特殊結(jié)構(gòu)具有取指令單元(指令緩沖器和指令輸出選擇器)以及轉(zhuǎn)移單元(轉(zhuǎn)移控制單元)。所建議的結(jié)構(gòu)可以與程序及數(shù)據(jù)高速緩存器一起應(yīng)用，也可以不帶程序及數(shù)據(jù)高速緩存器。
優(yōu)選地，設(shè)置N個指令譯碼器來對輸出的指令進行譯碼。
尤其優(yōu)選地，設(shè)置至少兩個指令執(zhí)行裝置來執(zhí)行該N個被譯碼的指令。
優(yōu)選地，至少另外設(shè)置至少兩個總線，它們把N個指令執(zhí)行單元和數(shù)據(jù)存儲器連結(jié)起來。
一個或多個束的指令尤其可以優(yōu)選地并行執(zhí)行。
優(yōu)選地，轉(zhuǎn)移控制單元輸出一個地址指數(shù)，用以確定所述束的地址。
在另外一個優(yōu)選實施方案中，轉(zhuǎn)移控制單元具有-第一多路轉(zhuǎn)換器和第二多路轉(zhuǎn)換器，-一個加法器及-N個程序計數(shù)器，其中-由程序流控制單元向加法器輸入成束的指令的數(shù)目，所述加法器把地址指數(shù)和該指令的數(shù)目相加起來，-由程序流控制器把用于程序跳躍或功能調(diào)用的地址以及進程號輸入到第一多路轉(zhuǎn)換器，-借助第一多路轉(zhuǎn)換器把加法器的輸出信號或用于程序跳躍或功能調(diào)用的地址寫入到有效進程所屬的程序計數(shù)器中，-通過由輸入的進程號進行控制的第二多路轉(zhuǎn)換器，正好有效的進程所屬的程序計數(shù)器的內(nèi)容被輸出，以作為新的地址指數(shù)。
優(yōu)選地，通過程序存儲器的輸出總線的子總線給程序流控制單元輸入-至少一個比特，用于指示并行地執(zhí)行指令，及/或-至少一個比特，用于指示下一指令束的長度，及/或
-指令束中一個或多個NOP指示，及/或-指令進程的優(yōu)先級。
優(yōu)選地，通過指定進程號、優(yōu)先級、以及進程在程序存儲器中開始存放的存儲地址來調(diào)用進程。
數(shù)據(jù)處理裝置優(yōu)選地作用為網(wǎng)絡(luò)處理器，用于處理在諸如LAN，ATM開關(guān)，IP路由器，基于DSL、以太網(wǎng)或電纜調(diào)制解調(diào)器的幀中繼等應(yīng)用中的第1～7層協(xié)議棧。并行處理尤其在這些應(yīng)用中具有極其重大的意義，因此此處可以尤其優(yōu)選地采用本發(fā)明的數(shù)據(jù)處理裝置。
下面聯(lián)系附圖并借助對數(shù)據(jù)處理裝置實施例的說明來闡述該結(jié)構(gòu)的作用方式。圖中

圖1為本發(fā)明的數(shù)據(jù)處理裝置的方框圖，圖2用框圖示出了程序存儲器、程序流控制單元和指令輸出選擇器的連接，圖3為具有轉(zhuǎn)移控制單元的方框圖，圖4為用于解釋程序流控制單元工作方式的狀態(tài)圖。
在英文中，轉(zhuǎn)移控制單元被稱為“Branch-Control-Unit”，程序流控制單元被稱為“Flow-Control-Unit”，指令執(zhí)行單元被稱為“Execution-Unit”，以及指令輸出選擇器被稱為“Instruction-Issue-Selector”。
在圖1中示出了用于并行處理兩個進程或線程的數(shù)據(jù)處理裝置的方框圖。存放在程序存儲器12中的程序由轉(zhuǎn)移控制單元BCU 11通過地址指數(shù)PCO來進行尋址。在該BCU 11中至少設(shè)置了兩個用于不同進程或線程的程序計數(shù)器。該程序計數(shù)器被指定給正好有效的進程。根據(jù)正好運行哪一個進程，也就是說，根據(jù)由數(shù)據(jù)處理裝置正好處理哪一個進程，來把相應(yīng)的程序計數(shù)器的內(nèi)容考慮作為地址指數(shù)PCO。
為程序存儲器12后接了兩個指令緩沖器IA 13和IB 14，以用于兩個需并行處理的進程。該指令緩沖器存儲從程序存儲器中讀出來的指令。
程序流控制單元10既控制BCU 11又控制指令緩沖器13和14。在指令緩沖器13及14的后面連接了一個指令輸出選擇器15，指令通過該選擇器15從指令緩沖器13及14被多路傳送到兩個指令譯碼器16及17上。
為指令譯碼器16及17裝設(shè)了寄存器18，用于存儲并行運行的進程的零標志、進位標志、溢出標志。該寄存器18具有至少兩個寄存器文件，用于存儲有效進程的數(shù)據(jù)和狀態(tài)。
寄存器18又后接了兩個執(zhí)行單元EX1 19及EX2 20。這兩個單元被用來執(zhí)行指令。對此，兩個單元EX1 19和EX2 20均連接在兩個總線BUS1(總線1) 21和BUS2(總線2) 22上，通過所述總線來訪問存放有數(shù)據(jù)的存儲器23。存儲器23優(yōu)選地為一種寫/讀存儲器(RAM)。
下面來講述上述裝置的作用方式程序代碼是以固定長度進行編碼的。進程的程序不必分開，而是可以組合在一個程序里。進程或線程的起始點對應(yīng)于一個跳躍，而該跳躍是與用于設(shè)置進程號或線程號的附加功能聯(lián)系在一起的。這種起始點的格式表述如下RUN Thread_nr Priority Jump_Adr因此，進程通過指令RUN進行調(diào)用，其中，還給出或指定了線程號Thread_nr、優(yōu)先級Priority以及進程代碼在程序存儲器中所處的跳躍地址Jump_Adr。
指令總是以具有一個或兩個指令的束的形式進行存儲的。在編譯的時間點上，ILP如此地進行檢查，使得具有指令的束可以并行地執(zhí)行。這就是說，在編譯或編程期間，檢查哪些指令在很大程度上相互獨立并由此可并行地執(zhí)行。于是，兩個獨立的指令被“打包”在一個束內(nèi)。另外，不同束的指令也可以并行地執(zhí)行。因此，在任何情況下，束的指令都可以并行地執(zhí)行，而且必要時不同束或不同進程的指令也可并行地執(zhí)行。每個束都具有指示下一個束的長度的標志。根據(jù)該標志來計算地址指數(shù)。在通過地址指數(shù)PCO對程序存儲器12進行尋址時，該地址指數(shù)具有1個可被用來確定指令束長度的比特寬度。
從程序存儲器中讀取指令(指令讀取)是以如下方式進行的通過地址指數(shù)PCO對程序存儲器12進行尋址(對此，地址指數(shù)PCO指示了束的開始地址)；然后，把指令束讀入到指令緩沖器13或14中的一個。接著讀出另一個指令束，并將其寫入到指令緩沖器13或14中的另一個。在此， 第二指令束屬于不同于第一指令束的另一個進程。由此便可以處理兩個有效進程。一共可以多于兩個進程，但在該實施例中處理器只能并行地執(zhí)行兩個有效進程。通過倍增相應(yīng)的單元，亦即指令緩沖器、指令譯碼器及執(zhí)行單元，也可以使多于兩個的進程有效，亦即并行處理多于兩個的進程。無論如何，在一個讀取周期內(nèi)都是從程序存儲器12向指令緩沖器13及14傳送兩個指令束。
通過包含有多路轉(zhuǎn)換邏輯的指令輸出選擇器15，從指令緩沖器13和14中輸出指令束的指令或NOP(無操作)。該指令或NOP被輸入到指令譯碼器16和17中進行譯碼。通過指令輸出選擇器15可以從指令束中選擇出兩個指令，也即來自于指令緩沖器13或14的兩個指令，或者從指令緩沖器13及14中分別選出一個指令。如果指令輸出選擇器15輸出的指令為NOP，則處理器可以進入節(jié)能模式。
由程序流控制單元10控制從指令緩沖器13、14及指令輸出選擇器15中輸出和選擇指令。這可借助圖2來解釋。從程序存儲器12讀出的指令束通過指令總線被輸送到指令緩沖器13、14上。通過指令總線25向程序流控制單元10輸入來自于指令束的如下信息-1比特用于指示指令的并行執(zhí)行或1比特用于指示下一指令束的長度。但是，若程序代碼具有固定的長度，則長度指示是不必要的。
-指令束中一個或多個NOP指示，其中，NOP可以通過其它進程的其它指令來代替。
-當前進程，亦即經(jīng)由線程總線28的進程號。
程序流控制單元10通過讀取控制總線26來控制指令緩沖器13及14，以及通過輸出選擇總線27來控制指令輸出選擇器15。程序流控制單元10的內(nèi)部狀態(tài)指示了兩個進程的指令緩沖器13、14中的剩余指令數(shù)目。該程序流控制單元10給出如下輸出信號-一個用于增加程序計數(shù)器的信號。對于指令束具有一個指令的情況，該信號為0，當指令束具有兩個指令時該信號為2。
-通過讀取控制總線26輸出一個讀取控制信號，用以允許指令緩沖器13和14，-通過輸出選擇總線27輸出一個輸出選擇信號，用以控制所述的指令輸出選擇器15。
后接在指令輸出選擇器15上的指令譯碼器16和17對輸入的指令進行譯碼。每個進程的進程號和優(yōu)先級被存儲在寄存器18內(nèi)。
在圖3中示出了轉(zhuǎn)移控制單元11的結(jié)構(gòu)。該轉(zhuǎn)移控制單元11具有一個加法器30，它把地址指數(shù)PCO和通過指令束總線35輸入的信號M相加起來。該信號M在指令束具有一個指令時為1，或者在指令束具有兩個指令時為2。由此，當前的程序計數(shù)器值以1或2增加計數(shù)，也就是說，它取決于被讀的指令束是具有一個或兩個指令來。所述加法器30的輸出值被輸入到第一多路轉(zhuǎn)換器31。該第一多路轉(zhuǎn)換器31把由加法器30輸入的信號或把經(jīng)轉(zhuǎn)移控制總線36輸入的、用于控制跳躍和功能調(diào)用的信號接入到兩個程序計數(shù)器32和33中的一個。寫入到哪個程序計數(shù)器將取決于經(jīng)線程總線37輸入的進程號TNr。兩個有效進程均被指定了一個程序計數(shù)器。于是，如果譬如從程序存儲器中讀出一個進程號為4的具有兩個指令的指令束，那么信號M便等于2，且第一多路轉(zhuǎn)換器31把值PCO+2寫入到被指定給進程號4的程序計數(shù)器PCI 33中。兩個程序計數(shù)器32和33中的一個通過第二多路轉(zhuǎn)換器34輸出地址指數(shù)PCO。該進程號又控制輸出兩個程序計數(shù)器中的哪一個。
在圖4中示出了程序流控制單元10的狀態(tài)圖。所述的程序流控制單元具有四個不同的狀態(tài)38～41，它們分別由不同值A(chǔ)和B標示。值A(chǔ)和B給出了指令緩沖器IA 13或IB 14中還存在多少指令。在所示的狀態(tài)圖中，進程A的優(yōu)先級大于進程B的優(yōu)先級。
對于每種狀態(tài)轉(zhuǎn)移過程，圖中都給出了執(zhí)行哪些作用，也就是說，通過指令輸出選擇器15從指令緩沖器IA 13及/或IB 14輸出一個或兩個值A(chǔ)及/或B，或把一個或兩個來自于程序存儲器的指令裝入或再裝入到指令緩沖器IA 13及/或IB 14中。也可以由指令輸出選擇器15輸出NOP。2A和2B的意思是，從指令緩沖器IA或IB輸出兩個值，或向該緩沖器中裝入兩個值，相應(yīng)地，1A和1B的意思是只輸出或(再)裝入一個值。
權(quán)利要求
1．用于并行地處理至少兩個獨立進程(線程)的數(shù)據(jù)處理裝置，具有-程序存儲器(12)，該存儲器中至少存儲了一個具有N個多數(shù)獨立進程的編譯程序，其中，所述編譯程序具有關(guān)于并行性的信息和許多帶有多個進程指令的束；-對所述程序存儲器(12)進行尋址的轉(zhuǎn)移控制單元(11)；-用于存儲標志和數(shù)據(jù)的寄存器(18)，它根據(jù)所執(zhí)行的進程而被切換；以及-程序流控制單元(10)，由它控制從程序存儲器(12)中取出所述的束以及控制所述的轉(zhuǎn)移控制單元(11)，而且它還根據(jù)所述指令中包含的、在程序的編譯時間裝入的信息來控制指令的輸出。
2．根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理裝置，其特征在于所述N個指令緩沖器(13,14)并行地后接在程序存儲器(12)上，并存儲從該程序存儲器讀出的指令。
3．根據(jù)權(quán)利要求1或2所述的數(shù)據(jù)處理裝置，其特征在于由所述程序流控制單元(10)如此地控制指令輸出選擇器(15)，使得從所述的指令緩沖器(13,14)中讀出該指令，且并行地輸出N個指令。
4．根據(jù)上述權(quán)利要求之一所述的數(shù)據(jù)處理裝置，其特征在于設(shè)置N個指令譯碼器(16,17)，用于對輸出的指令進行譯碼。
5．根據(jù)上述權(quán)利要求之一所述的數(shù)據(jù)處理裝置，其特征在于設(shè)置至少兩個指令執(zhí)行單元(19,20)，用于執(zhí)行所述N個被譯碼的指令。
6．根據(jù)上述權(quán)利要求之一所述的數(shù)據(jù)處理裝置，其特征在于設(shè)置至少兩個總線(21,22)，它們把所述N個指令執(zhí)行單元(19,20)與數(shù)據(jù)存儲器(23)連結(jié)起來。
7．根據(jù)上述權(quán)利要求之一所述的數(shù)據(jù)處理裝置，其特征在于可以并行地執(zhí)行一個或多個束的指令。
8．根據(jù)上述權(quán)利要求之一所述的數(shù)據(jù)處理裝置，其特征在于所述轉(zhuǎn)移控制單元(11)輸出一個對束進行尋址的地址指數(shù)(PCO)。
9．根據(jù)上述權(quán)利要求之一所述的數(shù)據(jù)處理裝置，其特征在于所述轉(zhuǎn)移控制單元(11)-具有第一多路轉(zhuǎn)換器(31)和第二多路轉(zhuǎn)換器(34)、-一個加法器(30)以及-N個程序計數(shù)器(32,33)，而且-由所述程序流控制單元(10)把成束的指令的數(shù)目(35)輸入到所述的加法器(30)中，該加法器把地址指數(shù)(PCO)和指令的數(shù)目(35)相加起來，-由程序流控制器(10)把用于程序跳躍或功能調(diào)用的地址(36)和進程號(37)輸入到所述第一多路轉(zhuǎn)換器(31)中，-借助第一多路轉(zhuǎn)換器(31)把加法器(30)的輸出信號或用于程序跳躍或功能調(diào)用的地址(36)寫入到有效進程所屬的程序計數(shù)器中，-通過由輸入的進程號(37)進行控制的第二多路轉(zhuǎn)換器(34)，正好有效的進程所屬的程序計數(shù)器(32,33)的內(nèi)容被輸出，以作為新的地址指數(shù)(PCO)。
10．根據(jù)上述權(quán)利要求之一所述的數(shù)據(jù)處理裝置，其特征在于通過程序存儲器(12)的輸出總線(24)的子總線(25)給程序流控制單元(10)輸入-至少一個比特，用于指示并行地執(zhí)行指令，及/或-至少一個比特，用于指示下一指令束的長度，及/或-指令束中一個或多個NOP指示，及/或-指令進程的優(yōu)先級。
11．根據(jù)上述權(quán)利要求之一所述的數(shù)據(jù)處理裝置，其特征在于通過指定進程號、優(yōu)先級和進程在所述程序存儲器中開始存放的存儲地址來調(diào)用進程。
12．根據(jù)上述權(quán)利要求之一所述的數(shù)據(jù)處理裝置，其特征在于所述數(shù)據(jù)處理裝置作用為網(wǎng)絡(luò)處理器，用于處理在諸如LAN,ATM開關(guān)，IP路由器，基于DSL、以太網(wǎng)或電纜調(diào)制解調(diào)器的幀中繼等應(yīng)用中的第1～7層協(xié)議棧。
全文摘要
本發(fā)明涉及一種數(shù)據(jù)處理裝置,尤其是網(wǎng)絡(luò)處理器,它用于處理在諸如LAN,ATM開關(guān),IP路由器,基于DSL、以太網(wǎng)或電纜調(diào)制解調(diào)器的幀中繼等應(yīng)用中的第1～7層協(xié)議棧,該網(wǎng)絡(luò)處理器具有與需并行處理的進程數(shù)目相對應(yīng)的指令緩沖器、指令譯碼器和指令執(zhí)行單元,其中,基本上由一個程序流控制單元來控制該并行處理。
文檔編號G06F9/50GK1304088SQ0110139
公開日2001年7月18日 申請日期2001年1月11日 優(yōu)先權(quán)日2000年1月12日
發(fā)明者X·倪 申請人:因芬尼昂技術(shù)股份公司