專利名稱：時(shí)鐘生成電路、串/并變換器、并/串變換器及半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用PPL生成多相時(shí)鐘信號(hào)的時(shí)鐘生成電路、串/并轉(zhuǎn)換器、并/串轉(zhuǎn)換器及半導(dǎo)體裝置。
背景技術(shù)：
一般，在使用低電壓差動(dòng)信號(hào)(LVDS)的發(fā)射機(jī)和接收機(jī)之間，有將數(shù)據(jù)和時(shí)鐘信號(hào)分別傳送的情況。這時(shí)，時(shí)鐘信號(hào)的上升沿必須與數(shù)據(jù)變化一致。因此，特別在接收機(jī)中，要求生成時(shí)鐘信號(hào)，使數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的時(shí)序一致。
圖10是表示一般的發(fā)射機(jī)和接收機(jī)的方框圖。圖11示出從發(fā)射機(jī)71傳送到接收機(jī)72的發(fā)送時(shí)鐘和串行數(shù)據(jù)。圖11所示的串行數(shù)據(jù)例如包含7位在發(fā)送時(shí)鐘的一周期內(nèi)傳送的數(shù)據(jù)。即，因串行數(shù)據(jù)的傳送速率是發(fā)送時(shí)鐘頻率的7倍，所以，若發(fā)送時(shí)鐘頻率為65MHz，則串行數(shù)據(jù)的傳送速率是455Mbps。
首先，說明發(fā)射機(jī)71的動(dòng)作。輸入到發(fā)射機(jī)71的時(shí)鐘信號(hào)在PLL時(shí)鐘77處進(jìn)行7倍頻。輸入到發(fā)射機(jī)71的并行數(shù)據(jù)在并/串變換器模塊79中根據(jù)該7倍頻的采樣時(shí)鐘信號(hào)變換成圖11所示的串行數(shù)據(jù)，從LVDS輸出單元73作為LVDS信號(hào)發(fā)送給接收機(jī)72。從LVDS輸出單元74輸出圖11所示的發(fā)送時(shí)鐘信號(hào)。該發(fā)送時(shí)鐘信號(hào)最好是將已7倍頻的采樣時(shí)鐘信號(hào)7分頻的信號(hào)，但也可以把輸入的時(shí)鐘信號(hào)直接輸出。
其次，說明接收機(jī)72的動(dòng)作。輸入到接收機(jī)72時(shí)鐘信號(hào)經(jīng)LVDS輸入單元76送給PLL模塊78，在這里進(jìn)行7倍頻。另一方面，輸入到接收機(jī)72的串行數(shù)據(jù)經(jīng)LVDS輸入單元75送往串/并變換器模塊80，根據(jù)已7倍頻的采樣時(shí)鐘信號(hào)變換成并行數(shù)據(jù)。
再有，在發(fā)射機(jī)71和接收機(jī)72中，也可以不用PLL生成具有輸入時(shí)鐘頻率的7倍頻率的采樣信號(hào)，而用PLL生成只是將輸入時(shí)鐘信號(hào)的周期7等分的時(shí)間的相位偏移7相時(shí)鐘信號(hào)，將該7相時(shí)鐘信號(hào)作為采樣時(shí)鐘信號(hào)使用(參照特開平9-74339號(hào)等)。
在上述數(shù)據(jù)傳送方式中，為了使時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)同步，工作時(shí)必須使LVDS輸出的時(shí)鐘信號(hào)的上升沿和數(shù)據(jù)信號(hào)的變化點(diǎn)一致。即使當(dāng)輸入到發(fā)射機(jī)71的時(shí)鐘信號(hào)的周期變動(dòng)時(shí)，也必須使LVDS輸出的時(shí)鐘信號(hào)的上升沿和數(shù)據(jù)信號(hào)的變化點(diǎn)一致。
圖12是表示在圖10的接收機(jī)中用來生成時(shí)鐘信號(hào)的PLL電路(即現(xiàn)有技術(shù)的時(shí)鐘生成電路)的方框圖。壓控振蕩器(VCO)94以由控制電壓控制的頻率振蕩并輸出時(shí)鐘信號(hào)。在相位比較器91中，把VC094生成的輸出時(shí)鐘信號(hào)的相位與輸入時(shí)鐘信號(hào)的相位進(jìn)行比較，根據(jù)該相位差產(chǎn)生誤差信號(hào)。該誤差信號(hào)通過電荷泵(charge pump)電路92和低通濾波器(LPF)93積分后，作為控制電壓加給VCO94。
再有，在利用圖12所示的PLL電路生成7相采樣時(shí)鐘信號(hào)時(shí)，VCO94使用由7級(jí)差動(dòng)緩沖器構(gòu)成的環(huán)形振蕩器形成，根據(jù)其各級(jí)的差動(dòng)緩沖器的輸出得到7相采樣時(shí)鐘信號(hào)。而且，最后一級(jí)的差動(dòng)緩沖器的輸出反饋到相位比較器91。
為了生成能降低EMI噪聲的時(shí)鐘信號(hào)，有稱之為擴(kuò)展頻譜的方法。該方法故意改變時(shí)鐘信號(hào)的頻率，使頻率的分布展寬。
圖13表示在現(xiàn)有技術(shù)的時(shí)鐘生成電路中輸出時(shí)鐘信號(hào)跟蹤輸入時(shí)鐘信號(hào)的周期的變動(dòng)的性能。按照擴(kuò)展頻譜法，即使輸入時(shí)鐘信號(hào)的周期從15ns到14ns變化，時(shí)鐘生成電路的輸出時(shí)鐘信號(hào)也不能立刻跟蹤而是具有延遲，而且從15ns慢慢變化到14.5ns。這時(shí)，輸入時(shí)鐘信號(hào)和輸出時(shí)鐘信號(hào)的相位差也達(dá)到1.5ns。
當(dāng)輸入時(shí)鐘信號(hào)的周期是14ns時(shí)，發(fā)送接收用的串行數(shù)據(jù)中的1位數(shù)據(jù)的時(shí)間寬度是2ns。這時(shí)，當(dāng)與從時(shí)鐘生成電路來的輸出時(shí)鐘信號(hào)的相位差達(dá)到1.5ns時(shí)，串行數(shù)據(jù)信號(hào)和時(shí)鐘生成電路輸出的時(shí)鐘信號(hào)的時(shí)間裕度就只有0.5ns了。
在使用LVDS的數(shù)據(jù)傳送中，因發(fā)送接收時(shí)必須使發(fā)送時(shí)鐘信號(hào)的上升沿與數(shù)據(jù)的變化點(diǎn)一致，故在時(shí)鐘生成電路的輸入時(shí)鐘信號(hào)和輸出時(shí)鐘信號(hào)之間產(chǎn)生這樣大的相位差就成問題了。
此外，在輸入時(shí)鐘信號(hào)中還會(huì)發(fā)生稱為跳動(dòng)的相位差。雖然該相位差在300～400ps左右，但還是存在VCO的輸出不能跟蹤該跳動(dòng)的問題。
本發(fā)明的目的在于提供一種時(shí)鐘生成電路及使用它的串/并轉(zhuǎn)換器、并/串轉(zhuǎn)換器及半導(dǎo)體裝置，上述時(shí)鐘生成電路生成即使輸入的時(shí)鐘信號(hào)的周期發(fā)生變化也能立即跟蹤該變化的多相輸出時(shí)鐘信號(hào)。
發(fā)明的公開按照本發(fā)明，提供了一種時(shí)鐘生成電路，它根據(jù)輸入的時(shí)鐘信號(hào)產(chǎn)生多相輸出時(shí)鐘信號(hào)，其特征在于具有用于產(chǎn)生其頻率根據(jù)控制電壓而變化的輸出信號(hào)的壓控振蕩器；用于將上述輸入時(shí)鐘信號(hào)的相位與上述壓控振蕩器的上述輸出信號(hào)的相位進(jìn)行比較并檢測該相位差的相位比較器；生成與利用上述相位比較器檢測出的上述相位差對(duì)應(yīng)的上述控制電壓的控制電壓生成電路；通過根據(jù)上述控制電壓使上述輸入時(shí)鐘信號(hào)延遲從而產(chǎn)生上述多相輸出時(shí)鐘信號(hào)的可變延遲電路。
若按照本發(fā)明的這一形態(tài)，多相輸出時(shí)鐘信號(hào)不從壓控振蕩器輸出而從可變延遲電路輸出，該可變延遲電路的延遲量由與加在該壓控振蕩器的控制電壓相同的電壓來決定。由于該可變延遲電路使輸入時(shí)鐘信號(hào)延遲由控制電壓決定的延遲量，因此能夠生成立即跟蹤輸入時(shí)鐘信號(hào)周期的變化的多相輸出時(shí)鐘信號(hào)。
這里，上述壓控振蕩器可以包含呈環(huán)狀連接的多個(gè)差動(dòng)緩沖電路。另一方面，上述可變延遲電路可以包含多個(gè)差動(dòng)緩沖電路，該差動(dòng)緩沖電路具有與包含在上述壓控振蕩器中的上述多個(gè)差動(dòng)緩沖電路相同的結(jié)構(gòu)。而且，當(dāng)上述壓控振蕩器具有n個(gè)上述差動(dòng)緩沖電路時(shí)，上述可變延遲電路至少具有2n個(gè)上述差動(dòng)緩沖電路。這樣，可以生成具有將輸入時(shí)鐘信號(hào)的1個(gè)周期(T)大致分成n等分的相位差(T/n)的n相的輸出時(shí)鐘信號(hào)。
該多相輸出時(shí)鐘信號(hào)可以根據(jù)上述至少2n個(gè)差動(dòng)緩沖電路中的各第奇數(shù)個(gè)差動(dòng)緩沖電路的輸出生成，也可以根據(jù)各第偶數(shù)個(gè)差動(dòng)緩沖電路的輸出生成。
此外，壓控振蕩器和可變延遲電路最好在同一塊半導(dǎo)體襯底上生成。這樣，構(gòu)成壓控振蕩器和可變延遲電路的各差動(dòng)緩沖電路間的元件特性的離散性相互抵消，能夠提高對(duì)輸入時(shí)鐘信號(hào)的周期變化的跟蹤性能。
本發(fā)明的另一形態(tài)包含上述時(shí)鐘生成電路構(gòu)成的串/并轉(zhuǎn)換器和并/串轉(zhuǎn)換器。若使用多相輸出時(shí)鐘信號(hào)作為進(jìn)行這些變換所必須的采樣時(shí)鐘信號(hào)，可以立即跟蹤輸入時(shí)鐘信號(hào)的周期變化，使采樣時(shí)鐘信號(hào)的上升沿與數(shù)據(jù)的變化一致。
本發(fā)明的又一個(gè)實(shí)施形態(tài)是一種半導(dǎo)體裝置，其特征在于用于串/并轉(zhuǎn)換器或并/串轉(zhuǎn)換器的壓控振蕩器和可變延遲電路在同一塊半導(dǎo)體襯底上形成。該半導(dǎo)體裝置能夠進(jìn)行高精度的串/并變換或并/串變換。
附圖的簡單說明圖1是本發(fā)明的一種實(shí)施形態(tài)的時(shí)鐘生成電路的方框圖。
圖2是表示圖1所示的時(shí)鐘生成電路使用的VCO電路的構(gòu)成例的圖。
圖3是表示圖1所示的時(shí)鐘生成電路使用的延遲電路的構(gòu)成例的圖。
圖4是表示圖2所示的VCO及圖3所示的延遲電路使用的差動(dòng)放大電路的例子的電路圖。
圖5是表示輸入時(shí)鐘信號(hào)和從圖3所示的延遲電路輸出的多相輸出時(shí)鐘信號(hào)的關(guān)系的圖。
圖6是表示圖1所示的時(shí)鐘生成電路使用的延遲電路的另一電路構(gòu)成例的圖。
圖7是表示輸入時(shí)鐘信號(hào)和從圖6所示的延遲電路輸出的多相輸出時(shí)鐘信號(hào)的關(guān)系的圖。
圖8是用來說明圖2所示的VCO的動(dòng)作的波形圖。
圖9是表示VCO和延遲電路的輸出對(duì)輸入時(shí)鐘信號(hào)的周期變化的跟蹤性能的圖。
圖10是表示一般的發(fā)射機(jī)和接收機(jī)的方框圖。
圖11是表示從發(fā)射機(jī)到接收機(jī)傳送的發(fā)送時(shí)鐘信號(hào)和串行數(shù)據(jù)的波形的圖。
圖12是現(xiàn)有技術(shù)的時(shí)鐘生成電路的方框圖。
圖13是表示現(xiàn)有技術(shù)的時(shí)鐘生成電路中的輸出時(shí)鐘信號(hào)對(duì)輸入時(shí)鐘信號(hào)的周期變化的跟蹤性能的圖。
下面，根據(jù)


本發(fā)明的實(shí)施形態(tài)。圖1是本發(fā)明的第1實(shí)施形態(tài)的時(shí)鐘生成電路的方框圖。再有，圖1所示的時(shí)鐘生成電路可以用于圖10所示的發(fā)射機(jī)71的PLL模塊77和接收機(jī)72的PLL模塊78。此外，在本實(shí)施形態(tài)中，圖10所示的發(fā)射機(jī)71可以裝在一塊IC芯片內(nèi)，同樣，圖10所示的接收機(jī)72可以裝在另一塊IC芯片內(nèi)。而且，圖10所示的發(fā)射機(jī)71例如可以裝在筆記本電腦的主機(jī)內(nèi)，在該筆記本電腦的液晶顯示部一側(cè)安裝圖10所示的接收機(jī)72。
在圖1中，VCO(壓控振蕩器)14以與控制電壓有關(guān)的頻率產(chǎn)生振蕩。相位比較器11使VCO14的輸出信號(hào)的相位與輸入時(shí)鐘信號(hào)的相位進(jìn)行比較，檢測該相位差，根據(jù)該相位差產(chǎn)生誤差信號(hào)。該誤差信號(hào)通過電荷泵(charge pump)電路12和LPF(低通濾波器)13進(jìn)行積分。該LPF13的電壓作為控制電壓而加到VCO14和延遲電路15。
再有，在本實(shí)施形態(tài)中，時(shí)鐘生成電路的輸出是從延遲電路15輸出的后述的多相時(shí)鐘信號(hào)，VCO14的輸出返回輸入到相位比較器11。此外，電荷泵電路12和LPF13構(gòu)成根據(jù)由相位比較器檢測出的相位差生成上述控制電壓的控制電壓生成電路。在本實(shí)施形態(tài)中，電荷泵電路12根據(jù)來自相位比較器11的信號(hào)調(diào)整對(duì)電容的電荷充電量和放電量，從而調(diào)整輸出電壓。
圖2是表示VCO14的電路構(gòu)成例的圖。該VCO14由將多個(gè)差動(dòng)緩沖電路連接成環(huán)狀的環(huán)形振蕩器構(gòu)成，這里，為了說明的方便使用3個(gè)差動(dòng)緩沖電路21、22、23。再有，如圖11所示，當(dāng)輸入時(shí)鐘信號(hào)的一個(gè)周期包含7位數(shù)據(jù)時(shí)，構(gòu)成環(huán)形振蕩器的差動(dòng)緩沖電路的個(gè)數(shù)為7。此外，最后一級(jí)差動(dòng)緩沖電路23的輸出與用來將差動(dòng)信號(hào)變換成通常信號(hào)的輸出緩沖電路24連接。該輸出緩沖電路24的輸出返回輸入到相位比較器11。
差動(dòng)緩沖電路21、22、23的每一個(gè)例如可以使用圖4所示的電路構(gòu)成。圖4所示的符號(hào)Q1～Q3表示P溝道晶體管，符號(hào)Q4～Q7表示N溝道晶體管。向差動(dòng)緩沖電路供給高電位側(cè)的電源電壓VDD和低電位側(cè)的電源電壓VSS，其中一方也可以是接地電位。晶體管Q1的柵極加上偏置電壓(從LPF13來的控制電壓)，利用該偏置電壓使晶體管Q1的導(dǎo)通電阻變化，通過使從輸入到輸出的延遲時(shí)間發(fā)生變化來改變VCO的振蕩頻率。
圖3是表示延遲電路15的電路構(gòu)成例的圖。延遲電路15生成將輸入時(shí)鐘信號(hào)延遲了由LPF13來的控制電壓決定的延遲時(shí)間的3相輸出時(shí)鐘信號(hào)。該延遲電路15具有與VCO14使用的圖4所示的電路相同結(jié)構(gòu)的差動(dòng)緩沖電路31～36。對(duì)該差動(dòng)緩沖電路31～36也分別將偏置電壓(從LPF13來的控制電壓)加在圖4所示的晶體管Q1的柵極上，利用該偏置電壓使晶體管Q1的導(dǎo)通電阻變化，使輸入到輸出的延遲時(shí)間可變。因此，差動(dòng)偏置電路31～36的每一個(gè)使輸入時(shí)鐘信號(hào)依次延遲。
進(jìn)而，延遲電路15使用與VCO14使用的圖4所示的電路的結(jié)構(gòu)相同的差動(dòng)緩沖電路，該電路所使用的個(gè)數(shù)是VCO14所使用的個(gè)數(shù)的倍數(shù)。即，若VCO14設(shè)有3個(gè)差動(dòng)緩沖電路21～23，則延遲電路15具有作為其倍數(shù)的至少6個(gè)差動(dòng)緩沖電路31～36。
此外，如圖3所示，在6個(gè)差動(dòng)緩沖電路31～36中的偶數(shù)級(jí)的各差動(dòng)緩沖電路32、34、36的輸出線上連接用來將輸出的差動(dòng)信號(hào)變換成通常信號(hào)的輸出緩沖電路37、38、39中的一個(gè)。如圖5所示，從該輸出緩沖器電路37、38、39可以得到依次延遲了將輸入時(shí)鐘信號(hào)的周期T3等分了的時(shí)間(T/3)的第1相～第3相的輸出時(shí)鐘信號(hào)。
圖3的延遲電路15也可以象圖6所示那樣構(gòu)成。在圖6中，在6個(gè)差動(dòng)緩沖電路31～36中的奇數(shù)級(jí)的各差動(dòng)緩沖電路31、33、35的輸出線上連接用來將輸出的差動(dòng)信號(hào)變換成通常信號(hào)的輸出緩沖電路37、38、39中的一個(gè)。如圖7所示，從該輸出緩沖電路37可以得到將輸入時(shí)鐘信號(hào)延遲了(T/6)的第1相的輸出時(shí)鐘信號(hào)，在第1、第2相的輸出時(shí)鐘信號(hào)之間和第2、第3相的輸出時(shí)鐘信號(hào)之間的延遲量分別為(T/3)。再有，在圖6中，不使用差動(dòng)緩沖電路36的輸出，但為了使各差動(dòng)緩沖器31～35的輸出負(fù)載相同，在差動(dòng)緩沖器35的輸出線上連接差動(dòng)緩沖器36。
這里，若假定圖4所示的偏置電壓(VCO14、對(duì)于延遲電路15的控制電壓)一定、且圖2和圖3所示的各差動(dòng)緩沖電路制造時(shí)沒有分散性，則圖2、圖3所示的各差動(dòng)緩沖電路的信號(hào)延遲量也為一定值Tpd。
此外，為了從圖2所示的VCO14取出1個(gè)周期的輸出時(shí)鐘信號(hào)，必須使環(huán)形連接的3級(jí)差動(dòng)緩沖電路21～23雙重連接。即，如圖8所示那樣，圖2所示的差動(dòng)緩沖電路21的輸出時(shí)鐘信號(hào)A的上升沿比輸入時(shí)鐘信號(hào)延遲時(shí)間Tpd。同樣，圖2所示的差動(dòng)緩沖電路22的輸出時(shí)鐘信號(hào)B的上升沿如圖8所示也比輸出時(shí)鐘信號(hào)A延遲時(shí)間Tpd。進(jìn)而，圖2所示的差動(dòng)緩沖電路23的輸出時(shí)鐘信號(hào)C的上升沿如圖8所示也比輸出時(shí)鐘信號(hào)B延遲時(shí)間Tpd。各輸出時(shí)鐘信號(hào)A～C的下降沿的相位差也一樣。即，當(dāng)VCO14的差動(dòng)緩沖器的級(jí)數(shù)為n時(shí)，變成輸入時(shí)鐘信號(hào)的1周期T=2×n×Tpd的關(guān)系。
因此，若想得到相位差是將輸入時(shí)鐘信號(hào)的周期T分成n等分的時(shí)間的n相輸出時(shí)鐘信號(hào)，在延遲電路15中需要把與在VCO14中使用的相同結(jié)構(gòu)的差動(dòng)緩沖電路至少取為VCO14中使用個(gè)數(shù)n的倍數(shù)，即2n個(gè)。
如上所述，使構(gòu)成VCO14和延遲電路15的各差動(dòng)緩沖電路與圖4所示的電路的結(jié)構(gòu)相同，進(jìn)而，通過把對(duì)VCO14的控制電壓也加在延遲電路15上，可以控制延遲電路15的延遲時(shí)間，使其與輸入時(shí)鐘信號(hào)一致。進(jìn)而，通過將VCO14和延遲電路15做在同一塊半導(dǎo)體襯底上，使元件的特性離散相互抵消，并且其環(huán)境溫度一致，則可以提高這些電路動(dòng)作的跟蹤性能。
如圖1所示，VCO14將相位比較器11和電荷泵電路12及LPF13組合起來構(gòu)成PLL。當(dāng)輸入時(shí)鐘信號(hào)的周期變化時(shí)，由于環(huán)路內(nèi)的電路元件的延遲時(shí)間，直到跟蹤輸入時(shí)鐘信號(hào)的周期變化需要一定的時(shí)間。因此，輸入時(shí)鐘信號(hào)和輸出時(shí)鐘信號(hào)的周期誤差被積分，使相位誤差累積增大。另一方面，雖然在延遲電路15的延遲時(shí)間中存在與VCO14的延遲時(shí)間同樣的誤差，但因輸入時(shí)鐘信號(hào)直接供給延遲電路15，使該輸入時(shí)鐘信號(hào)只延遲由控制電壓決定的延遲量，故能夠立即跟蹤輸入時(shí)鐘信號(hào)的相位變化。
圖9是表示VCO14和延遲電路15的輸出對(duì)輸入時(shí)鐘信號(hào)的周期變化的跟蹤性能的圖。圖9的橫軸表示時(shí)間(t)，縱軸表示輸入時(shí)鐘信號(hào)的周期(T)。當(dāng)輸入時(shí)鐘信號(hào)的周期(T)在時(shí)刻t1從15ns變化到14ns時(shí)，VCO14的輸出的周期的中心值從延遲時(shí)間后的時(shí)刻t2開始跟蹤輸入時(shí)鐘信號(hào)。但是，在時(shí)刻t2并不立即跟蹤輸入時(shí)鐘信號(hào)，而是經(jīng)過一定時(shí)間后才跟蹤輸入時(shí)鐘信號(hào)。與此相對(duì)，延遲電路15的輸出的周期的中心值在延遲時(shí)間后的時(shí)刻t2就立即跟蹤輸入時(shí)鐘信號(hào)。
因此，若將從延遲電路15來的多相輸出時(shí)鐘信號(hào)作為采樣時(shí)鐘信號(hào)，利用圖10所示的并/串變換器模塊79進(jìn)行并/串變換，則可以立即跟蹤輸入時(shí)鐘信號(hào)的周期的變化，進(jìn)行并行數(shù)據(jù)的采樣。同樣，若將從延遲電路15來的多相輸出時(shí)鐘信號(hào)作為采樣時(shí)鐘信號(hào)、利用圖10所示的串/并變換器模塊80進(jìn)行串/并變換，則可以立即跟蹤輸入時(shí)鐘信號(hào)的周期的變化，對(duì)串行數(shù)據(jù)進(jìn)行并行變換。
權(quán)利要求
1．一種時(shí)鐘生成電路，根據(jù)輸入時(shí)鐘信號(hào)產(chǎn)生多相輸出時(shí)鐘信號(hào)，其特征在于具有用于產(chǎn)生其頻率根據(jù)控制電壓而變化的輸出信號(hào)的壓控振蕩器；用于將上述輸入時(shí)鐘信號(hào)的相位與上述壓控振蕩器的上述輸出信號(hào)的相位進(jìn)行比較并檢測該相位差的相位比較器；生成與利用上述相位比較器檢測出的上述相位差對(duì)應(yīng)的上述控制電壓的控制電壓生成電路；通過根據(jù)上述控制電壓使上述輸入時(shí)鐘信號(hào)延遲從而產(chǎn)生上述多相輸出時(shí)鐘信號(hào)的可變延遲電路。
2．權(quán)利要求1記載的時(shí)鐘生成電路，其特征在于上述壓控振蕩器包含呈環(huán)狀連接的多個(gè)差動(dòng)緩沖電路。
3．權(quán)利要求2記載的時(shí)鐘生成電路，其特征在于上述可變延遲電路包含多個(gè)差動(dòng)緩沖電路，該差動(dòng)緩沖電路具有和包含在上述壓控振蕩器中的上述多個(gè)差動(dòng)緩沖電路相同的結(jié)構(gòu)。
4．權(quán)利要求3記載的時(shí)鐘生成電路，其特征在于上述壓控振蕩器具有n個(gè)上述差動(dòng)緩沖電路，上述可變延遲電路至少具有2n個(gè)上述差動(dòng)緩沖電路。
5．權(quán)利要求4記載的時(shí)鐘生成電路，其特征在于上述多相輸出時(shí)鐘信號(hào)根據(jù)上述至少2n個(gè)差動(dòng)緩沖電路中的各奇數(shù)差動(dòng)緩沖電路的輸出生成。
6．權(quán)利要求4記載的時(shí)鐘生成電路，其特征在于上述多相輸出時(shí)鐘信號(hào)根據(jù)上述至少2n個(gè)差動(dòng)緩沖電路中的各偶數(shù)差動(dòng)緩沖電路的輸出生成。
7．權(quán)利要求3～6中任何一項(xiàng)記載的時(shí)鐘生成電路，其特征在于上述壓控振蕩器和上述可變延遲電路在同一塊半導(dǎo)體襯底上形成。
8．一種串/并轉(zhuǎn)換器，根據(jù)輸入時(shí)鐘信號(hào)將輸入的串行數(shù)據(jù)變換成并行數(shù)據(jù)，其特征在于，具有根據(jù)采樣時(shí)鐘將上述串行數(shù)據(jù)變換成上述并行數(shù)據(jù)的串/并變換器模塊；根據(jù)上述輸入時(shí)鐘信號(hào)產(chǎn)生多相輸出時(shí)鐘信號(hào)、將上述多相輸出時(shí)鐘信號(hào)作為上述采樣時(shí)鐘供給上述串/并變換器模塊的時(shí)鐘生成電路，上述時(shí)鐘生成電路具有用于產(chǎn)生其頻率根據(jù)控制電壓而變化的輸出信號(hào)的壓控振蕩器；用于將上述輸入時(shí)鐘信號(hào)的相位與上述壓控振蕩器的上述輸出信號(hào)的相位進(jìn)行比較并檢測該相位差的相位比較器；生成與利用上述相位比較器檢測出的上述相位差對(duì)應(yīng)的上述控制電壓的控制電壓生成電路；通過根據(jù)上述控制電壓使上述輸入時(shí)鐘信號(hào)延遲從而產(chǎn)生上述多相輸出時(shí)鐘信號(hào)的可變延遲電路。
9．權(quán)利要求8記載的串/并變換器，其特征在于上述串行數(shù)據(jù)在上述輸入時(shí)鐘信號(hào)的1個(gè)周期內(nèi)傳送n位，上述壓控振蕩器包含呈環(huán)狀連接的n個(gè)差動(dòng)緩沖電路，上述可變延遲電路至少包含2n個(gè)差動(dòng)緩沖電路，上述差動(dòng)緩沖電路具有與包含在上述壓控振蕩器中的上述n個(gè)差動(dòng)緩沖電路相同的結(jié)構(gòu)。
10．一種半導(dǎo)體裝置，其特征在于由權(quán)利要求9記載的上述壓控振蕩器和上述可變延遲電路在同一塊半導(dǎo)體襯底上形成。
11．一種并/串變換器，根據(jù)輸入時(shí)鐘信號(hào)將輸入的并行數(shù)據(jù)變換成串行數(shù)據(jù)，其特征在于，具有根據(jù)采樣時(shí)鐘將上述并行數(shù)據(jù)變換成上述串行數(shù)據(jù)的并/串變換器模塊；根據(jù)上述輸入時(shí)鐘信號(hào)產(chǎn)生多相輸出時(shí)鐘信號(hào)、將上述多相輸出時(shí)鐘信號(hào)作為上述采樣時(shí)鐘供給上述并/串變換器模塊的時(shí)鐘生成電路，上述時(shí)鐘生成電路具有用于產(chǎn)生其頻率根據(jù)控制電壓而變化的輸出信號(hào)的壓控振蕩器；用于將上述輸入時(shí)鐘信號(hào)的相位與上述壓控振蕩器的上述輸出信號(hào)的相位進(jìn)行比較并檢測該相位差的相位比較器；生成與利用上述相位比較器檢測出的上述相位差對(duì)應(yīng)的上述控制電壓的控制電壓生成電路；通過根據(jù)上述控制電壓使上述輸入時(shí)鐘信號(hào)延遲從而產(chǎn)生上述多相輸出時(shí)鐘信號(hào)的可變延遲電路。
12．權(quán)利要求11記載的并/串變換器，其特征在于上述串行數(shù)據(jù)在上述輸入時(shí)鐘信號(hào)的1個(gè)周期內(nèi)傳送n位，上述壓控振蕩器包含呈環(huán)狀連接的n個(gè)差動(dòng)緩沖電路，上述可變延遲電路至少包含2n個(gè)差動(dòng)緩沖電路，上述差動(dòng)緩沖電路具有與包含在上述壓控振蕩器中的上述n個(gè)差動(dòng)緩沖電路相同的結(jié)構(gòu)。
13．一種半導(dǎo)體裝置，其特征在于權(quán)利要求12記載的上述壓控振蕩器和上述可變延遲電路在同一塊半導(dǎo)體襯底上形成。
全文摘要
一種生成多相輸出時(shí)鐘信號(hào)的時(shí)鐘生成電路,即使輸入時(shí)鐘信號(hào)的周期變化,也能立即跟蹤其變化。該時(shí)鐘生成電路具有產(chǎn)生其頻率根據(jù)控制電壓而變化的輸出信號(hào)的壓控振蕩器(14)、將輸入時(shí)鐘信號(hào)的相位與壓控振蕩器的輸出信號(hào)的相位進(jìn)行比較并檢測該相位差的相位比較器(11)、生成與上述相位差對(duì)應(yīng)的控制電壓的控制電壓生成電路(12、13)、和通過根據(jù)控制電壓使輸入時(shí)鐘信號(hào)延遲從而產(chǎn)生多相輸出時(shí)鐘信號(hào)的可變延遲電路(15)。
文檔編號(hào)G06F1/06GK1302477SQ00800710
公開日2001年7月4日 申請(qǐng)日期2000年4月27日 優(yōu)先權(quán)日1999年4月27日
發(fā)明者薄井敏正 申請(qǐng)人:精工愛普生株式會(huì)社