伺服動靜萬能試驗(yàn)機(jī)上的模擬信號轉(zhuǎn)換為數(shù)字信號后傳遞給DSP微處理模塊2，DSP微處理模塊2上的數(shù)字信號轉(zhuǎn)換為模擬信號后傳遞給電液伺服動靜萬能試驗(yàn)機(jī))。第一 I/O接口 22與第四信號接口 40連接，第四信號接口處的DI信號可通過第一 I/O接口 22直接傳遞給DSP微處理模塊2。正交解碼接口 23與第四信號接口 40連接，第四信號接口處的正交編碼信號可通過正交解碼接口 23直接傳遞給DSP微處理模塊2。EEPROM存儲器4內(nèi)的相關(guān)控制參數(shù)可通過I2C接口 24傳輸給DSP微處理模塊2。
[0021]參照圖1，F(xiàn)PGA可編程門陣列3包括與第四信號接口 40連接的第二 I/O接口 31，DSP微處理模塊2生成的DO信號可通過FPGA可編程門陣列3傳輸給第四信號接口 40。
[0022]參照圖1，本實(shí)施例的工作過程包括:
[0023]1、電液伺服動靜萬能試驗(yàn)機(jī)運(yùn)行后，DSP微處理模塊2獲取EEPROM存儲器4內(nèi)的相關(guān)控制參數(shù)；
[0024]2、DSP微處理模塊2采集電液伺服動靜萬能試驗(yàn)機(jī)生成力模擬信號、變形模擬信號、位移模擬信號、DI信號和正交編碼信號；
[0025]3、DSP微處理模塊2根據(jù)采集到的電信號生成相應(yīng)的DA信號和DO信號，并將DA信號和DO信號傳輸給電液伺服動靜萬能試驗(yàn)機(jī)，以實(shí)現(xiàn)電液伺服動靜萬能試驗(yàn)機(jī)完成各項(xiàng)試驗(yàn)工作。
[0026]參照圖1，本實(shí)施例中板卡I上還設(shè)有與DSP微處理模塊2連接的外擴(kuò)RAM存儲器7，在DSP微處理模塊2獲取EEPROM存儲器4內(nèi)的相關(guān)控制參數(shù)前，DSP微處理模塊2可先將內(nèi)部程序拷貝到外擴(kuò)RAM存儲器7中。
[0027]參照圖1，本實(shí)施的動態(tài)控制器還可以與微機(jī)連接，以實(shí)現(xiàn)電液伺服動靜萬能試驗(yàn)機(jī)完成各項(xiàng)試驗(yàn)工作，即本實(shí)施例中，板卡I上還設(shè)置有雙口 RAM存儲器5、ARM微處理器6、CAN總線橋8和人機(jī)接口 9，其中，雙口 RAM存儲器5與DSP微處理模塊2連接，以存儲DSP微處理模塊2上相應(yīng)的數(shù)據(jù)(所述數(shù)據(jù)包括力模擬信號、變形模擬信號、位移模擬信號、DI信號和正交編碼信號)；雙口 RAM存儲器5、CAN總線橋8和人機(jī)接口 9分別與ARM微處理器6連接，ARM微處理器6讀取雙口 RAM存儲器5內(nèi)相應(yīng)的數(shù)據(jù)后，可通過CAN總線橋8傳輸給微機(jī)，也可以通過人機(jī)接口 9傳輸給微機(jī)。雙口 RAM存儲器5和ARM微處理器6分別與FPGA可編程門陣列3連接，在微機(jī)將控制指令傳輸給ARM微處理器6，ARM微處理器6通過雙口 RAM存儲器5將DA信號傳遞給DSP微處理模塊2，與此同時，ARM微處理器6通過雙口 RAM存儲器5將DO信號傳遞給FPGA可編程門陣列3 (ARM微處理器6也可以將DO信號直接傳遞給FPGA可編程門陣列3)，以實(shí)現(xiàn)電液伺服動靜萬能試驗(yàn)機(jī)完成各項(xiàng)試驗(yàn)工作。
[0028]本實(shí)施例中，CAN總線橋可構(gòu)成多機(jī)局域網(wǎng)架構(gòu)，即一臺微機(jī)通過與多個CAN總線橋保持實(shí)時通訊，以實(shí)現(xiàn)多臺電液伺服動靜萬能試驗(yàn)機(jī)同時完成各項(xiàng)試驗(yàn)工作(不同的電液伺服動靜萬能試驗(yàn)機(jī)可以完成相同的試驗(yàn)工作，也可以完成不同的試驗(yàn)工作)。
[0029]本實(shí)施例中，人機(jī)接口為旋鈕和液晶顯示器。
[0030]以上所述，僅為本實(shí)用新型的【具體實(shí)施方式】，但本實(shí)用新型的保護(hù)范圍并不局限于此，熟悉本領(lǐng)域的技術(shù)人員應(yīng)該明白本實(shí)用新型包括但不限于附圖和上面【具體實(shí)施方式】中描述的內(nèi)容。任何不偏離本實(shí)用新型的功能和結(jié)構(gòu)原理的修改都將包括在權(quán)利要求書的范圍中。
【主權(quán)項(xiàng)】
1.一種動態(tài)控制器，其特征在于:包括板卡，所述板卡上設(shè)有DSP微處理模塊、EEPROM存儲器、若干信號接口和與所述DSP微處理模塊連接的FPGA可編程門陣列，所述DSP微處理模塊包括SPI總線橋、第一 I/O接口、正交解碼接口和I2C接口，所述SPI總線橋、所述第一 I/O接口和所述正交解碼接口分別與所述若干信號接口連接，所述I2C接口與所述EEPROM存儲器連接，所述FPGA可編程門陣列包括與所述若干信號接口連接的第二 I/O接□ O
2.如權(quán)利要求1所述的一種動態(tài)控制器，其特征在于:所述若干信號接口包括用于輸入力模擬信號的第一信號接口、用于輸入變形模擬信號的第二信號接口、用于輸入位移模擬信號的第三信號接口和用于輸出力、變形、位移模擬信號的第四信號接口，所述第一信號接口、所述第二信號接口、所述第三信號接口和所述第四信號接口與所述SPI總線橋連接。
3.如權(quán)利要求2所述的一種動態(tài)控制器，其特征在于:所述正交解碼接口、所述第一I/O接口、所述第二 I/O接口分別與所述第四信號接口連接。
4.如權(quán)利要求3所述的一種動態(tài)控制器，其特征在于:所述第二I/O接口與所述第四信號接口之間通過D/A轉(zhuǎn)換電路連接。
5.如權(quán)利要求2所述的一種動態(tài)控制器，其特征在于:所述第一信號接口、所述第二信號接口和所述第三信號接口分別與所述SPI總線橋通過各自獨(dú)立的A/D轉(zhuǎn)換電路連接。
6.如權(quán)利要求1至5之一所述的一種動態(tài)控制器，其特征在于:所述FPGA可編程門陣列與所述DSP微處理模塊之間設(shè)有雙口 RAM存儲器。
7.如權(quán)利要求6所述的一種動態(tài)控制器，其特征在于:所述雙口RAM存儲器與所述FPGA可編程門陣列之間連接有ARM微處理器。
8.如權(quán)利要求7所述的一種動態(tài)控制器，其特征在于:所述板卡上還設(shè)有與所述ARM微處理器連接的CAN總線橋。
9.如權(quán)利要求7所述的一種動態(tài)控制器，其特征在于:所述板卡上還設(shè)有與所述ARM微處理器連接的人機(jī)接口。
10.如權(quán)利要求1至5之一所述的一種動態(tài)控制器，其特征在于:所述板卡上還設(shè)有與所述DSP微處理模塊連接的外擴(kuò)RAM存儲器。
【專利摘要】本實(shí)用新型涉及一種動態(tài)控制器，應(yīng)用于動態(tài)的電液伺服動靜萬能試驗(yàn)機(jī)，以實(shí)現(xiàn)電液伺服動靜萬能試驗(yàn)機(jī)獨(dú)立完成各項(xiàng)試驗(yàn)工作。一種動態(tài)控制器，包括板卡，所述板卡上設(shè)有DSP微處理模塊、EEPROM存儲器、若干信號接口和與所述DSP微處理模塊連接的FPGA可編程門陣列，所述DSP微處理模塊包括SPI總線橋、第一I/O接口、正交解碼接口和I2C接口，所述SPI總線橋、所述第一I/O接口和所述正交解碼接口分別與所述若干信號接口連接，所述I2C接口與所述EEPROM存儲器連接，所述FPGA可編程門陣列包括與所述若干信號接口連接的第二I/O接口。
【IPC分類】G05B19-042
【公開號】CN204423040
【申請?zhí)枴緾N201520045497
【發(fā)明人】沈波
【申請人】杭州朗杰測控技術(shù)開發(fā)有限公司
【公開日】2015年6月24日
【申請日】2015年1月22日