本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，具體來(lái)說(shuō)是設(shè)計(jì)一種替代齊納管在寬輸入范圍電壓調(diào)整器中工作的電路。

背景技術(shù)：

隨著科技的發(fā)展與社會(huì)的進(jìn)步，便攜式設(shè)備已經(jīng)深入到了每個(gè)人的日常生活之中，而長(zhǎng)續(xù)航的要求，需要更加高效的功率變換器。

根據(jù)功率管工作狀態(tài)的不同，功率變換器有開關(guān)變換器和線性變換器之分。開關(guān)變換器中的功率管有兩個(gè)工作狀態(tài)，即導(dǎo)通狀態(tài)ON和完全截止?fàn)顟B(tài)OFF。開關(guān)變換器具有高效率、高輸出電流、低靜態(tài)電流等特點(diǎn)，隨著集成度的提高，許多新型DC-DC轉(zhuǎn)換器的外圍電路僅需電感和濾波電容。但該類電源控制器的輸出紋波和開關(guān)噪聲較大、成本相對(duì)較高。LDO即low dropout regulator，是一種低壓差線性穩(wěn)壓器。相比之下，低壓差線性穩(wěn)壓器的突出優(yōu)點(diǎn)是具有最低的成本，最低的噪聲和最低的靜態(tài)電流。

常規(guī)利用齊納管的低壓差線性穩(wěn)壓器LDO如圖1所示，該電路由調(diào)整管M_T、取樣電阻R1和R2、放大器A、齊納管D和電流源I_B組成。其中齊納管工作在反向擊穿狀態(tài)，其陰極電壓為基準(zhǔn)電壓V_REF。采樣電壓V_F在放大器A的反相輸入端，與加在同相輸入端的基準(zhǔn)電壓V_REF相比較。兩者的差值經(jīng)放大器A放大后，控制調(diào)整管M_T的柵極電壓，從而穩(wěn)定輸出電壓V_OUT。當(dāng)輸出電壓V_OUT降低時(shí)，采樣電壓V_F低于基準(zhǔn)電壓V_REF，因此放大器A的輸出電壓增加，從而使電壓調(diào)整器的輸出電壓V_OUT升高。相反，若輸出電壓V_OUT超過(guò)設(shè)定值，即采樣電壓V_F高于基準(zhǔn)電壓V_REF，放大器A的輸出電壓降低，從而使電壓調(diào)整器的輸出電壓V_OUT降低。

利用齊納管的擊穿特性的線性穩(wěn)壓器，由于結(jié)構(gòu)簡(jiǎn)單、魯棒性好等優(yōu)點(diǎn)得到了廣泛應(yīng)用。尤其是齊納管的線性穩(wěn)壓器不需要啟動(dòng)電流，穩(wěn)定性好，所以更加受高輸入電壓應(yīng)用的青睞。但齊納管有以下3個(gè)缺點(diǎn)：第一，工藝復(fù)雜，需要BCD工藝中額外的掩膜版Mask；第二，其工作電流較大，限制了應(yīng)用范圍；第三，受工藝的影響，精度不高。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的，就是發(fā)明一種具有齊納管穩(wěn)壓特性，可以替代齊納管工作的穩(wěn)壓電路，本發(fā)明可以利用普通BCD工藝實(shí)現(xiàn)，且具有較小的靜態(tài)電流，較高的穩(wěn)壓精度。

本發(fā)明的技術(shù)方案為：

一種并聯(lián)穩(wěn)壓電路，包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第一三極管Q1、第二三極管Q2和第一電容C1，

所述第一PMOS管M1和第二PMOS管M2構(gòu)成電流鏡，第一PMOS管M1的柵極和漏極互連并連接第二PMOS管M2的柵極和第一三極管Q1的集電極，第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源極相連，第二PMOS管M2的漏極連接第三PMOS管M3的柵極和第二三極管Q2的集電極；

第一電容C1連接在第三PMOS管M3的源極和柵極之間，第三PMOS管M3的漏極接地；

第一三極管Q1的發(fā)射極通過(guò)第一電阻R1和第二電阻R2的串聯(lián)結(jié)構(gòu)后接地，第一電阻R1和第二電阻R2的串聯(lián)點(diǎn)接第二三極管Q2的發(fā)射極，第二PMOS管M2的源極通過(guò)第三電阻R3和第四電阻R4的串聯(lián)結(jié)構(gòu)后接地，第一三極管Q1和第二三極管Q2的基極相連并連接第三電阻R3和第四電阻R4的串聯(lián)點(diǎn)。

本發(fā)明的有益效果為：采用電路結(jié)構(gòu)代替齊納管，可以利用普通BCD工藝實(shí)現(xiàn)；具有較小的靜態(tài)電流，降低了功耗；采用帶隙基準(zhǔn)以及負(fù)反饋結(jié)構(gòu)實(shí)現(xiàn)并聯(lián)穩(wěn)壓結(jié)構(gòu)，有較高的穩(wěn)壓精度。

附圖說(shuō)明

圖1是傳統(tǒng)低壓差線性穩(wěn)壓器LDO結(jié)構(gòu)示意圖。

圖2是采用齊納管的常規(guī)電壓調(diào)整器。

圖3是本發(fā)明提出的一種并聯(lián)穩(wěn)壓電路。

圖4是本發(fā)明提出的一種并聯(lián)穩(wěn)壓電路的I-V特性圖。

具體實(shí)施方式

下面結(jié)合附圖，詳細(xì)描述本發(fā)明的技術(shù)方案：

選取寬輸入范圍電壓調(diào)整器為一實(shí)施例，在本實(shí)施例中，將本發(fā)明提供的一種并聯(lián)穩(wěn)壓電路代替齊納管工作。

如圖2所示為齊納管在寬輸入范圍電壓調(diào)整器中的典型應(yīng)用電路圖，包括第一NMOS管M4，第二NMOS管M5，第五電阻R5，第一齊納管Z1；第一NMOS管M4的漏極連接第二NMOS管M5的柵極和第五電阻R5的一端，第五電阻R5的另一端和第二NMOS管M5的漏極連接輸入電壓V_IN，第一NMOS管M4的源極接齊納管Z1的陰極，齊納管Z1的陽(yáng)極接地；第一NMOS管M4的柵極與第二NMOS管M5的源極相連并作為該寬輸入范圍電壓調(diào)整器的輸出節(jié)點(diǎn)，輸出電壓為V_OUT。

其中第二NMOS管M5充當(dāng)調(diào)整管，第一NMOS管M4是反饋中重要的一環(huán)。若因?yàn)樨?fù)載原因負(fù)載電流I_LOAD從I_LOAD2突降為I_LOAD1(I_LOAD2>I_LOAD1)，而第二NMOS管M5的電流I_DS5并不能突然降低，因此在那個(gè)瞬間I_DS5>I_LOAD1，表現(xiàn)為對(duì)輸出節(jié)點(diǎn)充電，輸出電壓V_OUT的電壓升高。因?yàn)榈谝积R納管Z1的穩(wěn)壓特性，第一NMOS管M4的源端電壓V_P保持不變，因此第一NMOS管M4的柵源電壓差V_GS4升高，流過(guò)第一NMOS管M4的電流I_DS4增加，進(jìn)而第二NMOS管M5的柵電壓即H點(diǎn)電壓V_H＝Vin-R5*I_DS4降低。對(duì)第二NMOS管M5進(jìn)行分析，其柵電壓V_H降低，源電壓V_OUT升高，因此柵源電壓差V_GS5＝V_H-V_OUT降低，導(dǎo)致I_DS5減小。此刻，I_DS5<I_LOAD1表現(xiàn)為輸出節(jié)點(diǎn)放電，輸出電壓V_OUT降低。

負(fù)載電流I_LOAD升高時(shí)，根據(jù)同樣的分析方法可知，輸出電壓V_OUT仍保持恒定。因此，整個(gè)過(guò)程是個(gè)負(fù)反饋過(guò)程，輸出電壓V_OUT保持恒定。

如圖3所示，是本發(fā)明提出的一種并聯(lián)穩(wěn)壓電路，可替代圖2中的齊納管。包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第一三極管Q1、第二三極管Q2和第一電容C1，所述第一PMOS管M1和第二PMOS管M2構(gòu)成電流鏡，第一PMOS管M1的柵極和漏極互連并連接第二PMOS管M2的柵極和第一三極管Q1的集電極，第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源極相連并連接圖2中第一NMOS管M4的源極，第二PMOS管M2的漏極連接第三PMOS管M3的柵極和第二三極管Q2的集電極；第一電容C1連接在第三PMOS管M3的源極和柵極之間，第三PMOS管M3的漏極接地；第一三極管Q1的發(fā)射極通過(guò)第一電阻R1和第二電阻R2的串聯(lián)結(jié)構(gòu)后接地，第一電阻R1和第二電阻R2的串聯(lián)點(diǎn)接第二三極管Q2的發(fā)射極，第二PMOS管M2的源極通過(guò)第三電阻R3和第四電阻R4的串聯(lián)結(jié)構(gòu)后接地，第一三極管Q1和第二三極管Q2的基極相連并連接第三電阻R3和第四電阻R4的串聯(lián)點(diǎn)。

本發(fā)明的工作原理為：

首先分析主體部分，即由第一PMOS管M1，第二PMOS管M2，第一三極管Q1，第二三極管Q2，第一電阻R1，第二電阻R2組成的基準(zhǔn)部分，第一三極管Q1和第二三極管Q2的基極電壓為基準(zhǔn)電壓V_REF。第一三極管Q1，第二三極管Q2的基極連接在一起，發(fā)射極通過(guò)第一電阻R1連接在一起。由此，第一電阻R1上的壓降為

其中，V_BE2和V_BE1分別為Q2，Q1的發(fā)射結(jié)電壓，V_T為熱電壓，I_C2和I_C1分別為Q2，Q1的集電極電流，I_S2和I_S1分別為Q2，Q1的發(fā)射結(jié)反向飽和電流。A_E1、A_E2分別是第一三極管Q1、第二三極管Q2的發(fā)射極面積，設(shè)定

則第一電阻R1上的壓降

V_R1＝ΔV_BE＝V_T·lnn (3)

則第一電阻R1上的電流為PTAT電流，靜態(tài)值較小。

第一PMOS管M1，第二PMOS管M2組成電流鏡結(jié)構(gòu)，設(shè)電流鏡之比為1：m，則

其中，I_DS2和I_DS1分別為M2，M1的電流，和分別為M2，M1的寬長(zhǎng)比。對(duì)于第一三極管Q1和第二三極管Q2，基極電流很小，則

I_E1≈I_DS1 (6)

I_E2＝I_R1≈I_DS2 (7)

聯(lián)立上式，得

I_E2≈I_R1·m (8)

則流過(guò)第二電阻R2的電流為

則基準(zhǔn)電壓V_REF為

由上式可知，基于V_T具有正溫度系數(shù)，V_BE具有負(fù)溫度系數(shù)，合適選取m、n的取值和第一電阻R1與第二電阻R2的比值，可以實(shí)現(xiàn)基準(zhǔn)電壓V_REF的零溫漂特性。

然后分析由第二三極管Q2、第三電阻R3、第四電阻R4、第三PMOS管M3和第一電容C1構(gòu)成的反饋部分。當(dāng)基準(zhǔn)電壓V_REF升高ΔV時(shí)，第二三極管Q2集電極電流I_C2的增量為ΔI_C2，第一三極管Q1集電極電流I_C1的增量為ΔI_C1。分析第一三極管Q1、第二三極管Q2和第一電阻R1組成的網(wǎng)絡(luò)可知，ΔI_C2>ΔI_C1，即I_C2>I_C1。第一PMOS管M1、第二PMOS管M2構(gòu)成電流鏡，使得I_DS2＝I_DS1＝I_C1?？紤]第二PMOS管M2的漏極即節(jié)點(diǎn)A可知，I_DS2<I_C2，所以節(jié)點(diǎn)A電壓V_A降低。對(duì)于第三PMOS管M3而言，第三PMOS管M3的源端電壓V_P降低。由于右側(cè)第四電阻R4、第三電阻R3組成的分壓支路存在，故基準(zhǔn)電壓V_REF亦降低，最終基準(zhǔn)電壓V_REF穩(wěn)定在預(yù)設(shè)值，即上文基準(zhǔn)部分的分析。

同理，當(dāng)基準(zhǔn)電壓V_REF降低時(shí)，節(jié)點(diǎn)A的電壓V_A升高。對(duì)于第三PMOS管M3而言，第三PMOS管M3的源端電壓V_P升高。由于右側(cè)第四電阻R4、第三電阻R3組成的分壓支路存在，故基準(zhǔn)電壓V_REF亦升高，最終V_REF也將穩(wěn)定在預(yù)設(shè)值。

因此，整個(gè)過(guò)程是個(gè)負(fù)反饋結(jié)構(gòu)，帶隙基準(zhǔn)以及負(fù)反饋結(jié)構(gòu)實(shí)現(xiàn)并聯(lián)穩(wěn)壓結(jié)構(gòu)。基準(zhǔn)電壓V_REF保持恒定，也即第三PMOS管M3的源端電壓V_P保持恒定。圖3所示電路實(shí)現(xiàn)了電流變化時(shí)，電壓保持不變的特性，因此可以代替圖2中的第一齊納管Z1。

圖3所示的一種并聯(lián)穩(wěn)壓電路的I-V特性如圖4所示，可見本發(fā)明所提出的電路實(shí)現(xiàn)了齊納管的I-V特性，也即齊納管在反向擊穿時(shí)，其電流增加而電壓保持恒定。而且此電路實(shí)現(xiàn)的反向電壓可通過(guò)電阻R3與R4的比例進(jìn)行調(diào)整。

本領(lǐng)域的普通技術(shù)人員可以根據(jù)本發(fā)明公開的這些技術(shù)啟示做出各種不脫離本發(fā)明實(shí)質(zhì)的其它各種具體變形和組合，這些變形和組合仍然在本發(fā)明的保護(hù)范圍內(nèi)。