本發(fā)明涉及控制器的開發(fā)，所述控制器例如在汽車工業(yè)中或者在航空工業(yè)中用于控制技術(shù)系統(tǒng)、例如馬達(dá)或制動器。本發(fā)明尤其涉及在控制器的開發(fā)過程中使用的測試設(shè)備。

背景技術(shù)：

控制器的開發(fā)變成了一個高度復(fù)雜的過程。因此，應(yīng)該盡可能早地在開發(fā)過程中測試新的控制器或者新的控制功能，以便檢驗(yàn)一般功能性并且預(yù)定進(jìn)一步的開發(fā)方向。在臨近結(jié)束開發(fā)過程時(shí)重要的是，盡可能全面地測試已經(jīng)廣泛開發(fā)的控制器，以便在所述控制器投入使用或者進(jìn)入批量生產(chǎn)并且在稍后的運(yùn)行中在任何情況下如期望那樣地工作之前基于測試結(jié)果進(jìn)行必要的修改。

為了測試控制器，已知方法硬件在環(huán)仿真(hil-simulation)和快速控制原型(rcp)。在hil-simulation中，電子控制器連接到測試設(shè)備(hil-simulator)上，在所述測試設(shè)備上例如執(zhí)行要由控制器控制或者調(diào)節(jié)的系統(tǒng)的軟件模型。所述軟件模型也稱為環(huán)境模型。因此，所述測試設(shè)備為控制器仿真以后應(yīng)用的物理環(huán)境。而在rcp中，在測試設(shè)備上執(zhí)行要開發(fā)或者要改進(jìn)的控制器的軟件模型。于是在rcp的情況下，通過所述測試設(shè)備借助于在測試設(shè)備上執(zhí)行的模型來調(diào)節(jié)或者控制從外部連接到測試設(shè)備上的技術(shù)系統(tǒng)。

要在測試設(shè)備上執(zhí)行的軟件模型變得越來越復(fù)雜。因此，rcp和hil測試設(shè)備常常具有多個用于并行地執(zhí)行不同的模型或者模型部分的處理器或者fpga。為了能夠在測試設(shè)備的cpu和fpga上執(zhí)行所述模型并且所述模型能夠與連接的技術(shù)系統(tǒng)通信、即交換數(shù)據(jù)，必須針對每個模型特定地配置測試設(shè)備。迄今為止必須手動實(shí)施所述配置。根據(jù)應(yīng)該在測試設(shè)備的處理器上還是在測試設(shè)備的fpga上執(zhí)行模型或者部分模型，迄今為止必須手動實(shí)施完全不同的用于配置的步驟。

技術(shù)實(shí)現(xiàn)要素：

在這樣的背景下，本發(fā)明的任務(wù)是能實(shí)現(xiàn)hil或rcp測試設(shè)備的自動配置。

該任務(wù)通過一種用于自動配置為測試控制器而設(shè)置的測試設(shè)備的方法來解決，其中，在所述測試設(shè)備中執(zhí)行技術(shù)系統(tǒng)的第一模型和技術(shù)系統(tǒng)的第二模型，并且周期性地以定義的采樣率執(zhí)行所述模型，其中，第一模型和第二模型分別是要控制的技術(shù)系統(tǒng)的模型或者要測試的控制器的模型，并且所述模型作為以較高級的編程語言中的源代碼存在，其中，所述測試設(shè)備包括用于執(zhí)行第一和/或第二模型的fpga和用于執(zhí)行第一或第二模型的cpu，要測試的控制器在執(zhí)行所述模型時(shí)連接到測試設(shè)備上并且實(shí)現(xiàn)在所述控制器和/或第一模型和/或第二模型之間的數(shù)據(jù)交換，并且其中，所述方法具有下列步驟：為第一模型分配個性化的第一采樣率并且為第二模型分配個性化的第二采樣率，配設(shè)第一模型以用于在cpu或者fpga上執(zhí)行并且配設(shè)第二模型以用于在cpu或者fpga上執(zhí)行，以及自動配置所述測試設(shè)備，以用于在fpga或cpu上以分配的第一采樣率執(zhí)行第一模型并且在fpga或cpu上以分配的第二采樣率執(zhí)行第二模型。

這種按照本發(fā)明的方法具有這樣的優(yōu)點(diǎn)，即，所述方法對于進(jìn)行測試設(shè)備的配置的用戶來說不再區(qū)分是應(yīng)該在測試設(shè)備的fpga上還是在測試設(shè)備的cpu上執(zhí)行模型或者模型的部分。在兩種情況下自動進(jìn)行所述配置，其中，僅須給模型分配執(zhí)行資源(fpga或cpu)并且須給模型分配采樣率。在此，采樣率或者說執(zhí)行速率說明，在確定的單位時(shí)間內(nèi)應(yīng)該執(zhí)行多少次用于仿真的模型或者模型部分。模型的采樣率越高，則可以越準(zhǔn)確地實(shí)現(xiàn)根據(jù)該模型的仿真。當(dāng)取代在cpu上而在fpga上進(jìn)行執(zhí)行時(shí)，在確定的情況下可以以更高的采樣率來執(zhí)行模型。借助本發(fā)明能實(shí)現(xiàn)以簡單的方式實(shí)施測試設(shè)備以用于在fpga或cpu上執(zhí)行模型，其中，應(yīng)該在cpu上還是在fpga上執(zhí)行所述模型是不重要的。另外的優(yōu)點(diǎn)在于測試設(shè)備的通過模型在不同的執(zhí)行資源上的優(yōu)化分布以及由于在多個模型同時(shí)在一個fpga上執(zhí)行時(shí)能個性化分配的采樣率以及由于模型在單獨(dú)的程序文件上的可分布性而提高的計(jì)算性能。此外，隨著按照本發(fā)明的方法出現(xiàn)這樣的優(yōu)點(diǎn)，即，測試設(shè)備的配置對于用戶來說可以與應(yīng)該在cpu上還是在fpga上執(zhí)行模型無關(guān)地進(jìn)行，并且模型能夠以簡單的方式在不同的執(zhí)行資源之間轉(zhuǎn)移。

在一種有利的實(shí)施方式中，測試設(shè)備的自動配置包括：如果已經(jīng)將在fpga上的執(zhí)行配設(shè)給了第一和/或第二模型，則從第一和/或第二模型中自動生成至少一個網(wǎng)表；自動生成通信接口，以用于能實(shí)現(xiàn)第一模型、第二模型和/或所述控制器之間的數(shù)據(jù)交換；通過所述至少一個網(wǎng)表和所生成的通信接口來自動配置所述fpga的至少一個分區(qū)；以及自動配置在所述fpga上的多樣時(shí)鐘頻率部件，以用于提供至少一個用于以所述個性化的采樣率在所述fpga上執(zhí)行第一和/或第二模型的個性化的時(shí)鐘頻率信號。

通過按照本發(fā)明的網(wǎng)表、通信接口的自動生成以及在fpga上的多樣時(shí)鐘頻率部件的配置，得出這樣的優(yōu)點(diǎn)，即，多個模型或者部分模型能夠以不同的采樣率在同一個fpga上執(zhí)行，因此，所述fpga表現(xiàn)為與具有多個核的cpu相似。迄今為止必須非常繁瑣地手動配置fpga，以便能實(shí)現(xiàn)以個性化的執(zhí)行速率并行地執(zhí)行多個模型?，F(xiàn)在，通過自動配置在fpga上的多樣時(shí)鐘頻率部件明顯簡化了這點(diǎn)。所述多樣時(shí)鐘頻率部件可以產(chǎn)生不同的時(shí)鐘頻率，在fpga上能夠以所述不同的時(shí)鐘頻率執(zhí)行各模型。所述網(wǎng)表涉及對包含在所述fpga上的各模塊、例如邏輯門或存儲塊之間的連接的描述。通過所述網(wǎng)表能夠配置所述fpga，以便在所述fpga上執(zhí)行模型的功能。利用所述網(wǎng)表配置fpga的規(guī)定用于每個模型的分區(qū)。為了使各個模型能夠相互通信、即交換數(shù)據(jù)，通信接口是必需的。借助所述通信接口能夠在fpga的不同的分區(qū)之間交換信號。所述通信接口同樣可以用于實(shí)現(xiàn)外部通信。在此，外部通信指的是，在fpga上執(zhí)行的模型與在cpu上執(zhí)行的模型通信或者與連接到測試設(shè)備上的系統(tǒng)通信。

在另一種有利的變型方案中，所述按照本發(fā)明的方法還包括：如果已經(jīng)將在cpu上的執(zhí)行配設(shè)給了第一和/或第二模型，則從第一和/或第二模型中自動生成機(jī)器語言源代碼；以及，借助所生成的通信接口將所生成的機(jī)器語言源代碼與所配置的fpga聯(lián)系起來。

因?yàn)樗瞿Ｐ妥畛跻愿呒壵Z言存在，所以為了在cpu上執(zhí)行所述模型必須產(chǎn)生機(jī)器語言源代碼，相應(yīng)的cpu能執(zhí)行所述機(jī)器語言源代碼。

本發(fā)明的另一種實(shí)施方式包括：所述模型的配設(shè)在考慮所分配的采樣率的情況下自動進(jìn)行。

迄今為止，用戶必須決定應(yīng)該在一個fpga上執(zhí)行哪些模型或者模型部分以及應(yīng)該在一個cpu上執(zhí)行哪些模型或者模型部分。在此，最重要的判據(jù)是應(yīng)執(zhí)行模型的采樣率。僅當(dāng)在fpga上執(zhí)行模型時(shí)，通常可以實(shí)現(xiàn)高的采樣率，因?yàn)閒pga在一些情況下能實(shí)現(xiàn)快速執(zhí)行基于模型的源代碼。根據(jù)本發(fā)明的自動配設(shè)帶來這樣的優(yōu)點(diǎn)，即，這相比于手動配設(shè)能夠明顯更快速地進(jìn)行。為了能實(shí)現(xiàn)自動配設(shè)，例如可以考慮如下的規(guī)則，其中，所述規(guī)則定義在哪些情況下應(yīng)該在fpga上執(zhí)行模型以及在哪些情況下應(yīng)該在cpu上執(zhí)行模型。這樣的規(guī)則例如可以考慮存在于測試設(shè)備中的cpu或fpga的硬件的性能如何、例如通過存儲時(shí)鐘頻率。在自動配設(shè)時(shí)也可以進(jìn)行模型或者模型部分的分析，其中，所述分析例如求得對于以fpga或cpu執(zhí)行模型所需要的時(shí)間。

在另一種實(shí)施方式中，在自動分配時(shí)附加地考慮模型的復(fù)雜性和/或在cpu和/或fpga上的空閑的計(jì)算能力。在此，模型的復(fù)雜性例如可以根據(jù)在模型中使用的數(shù)據(jù)類型來確定。此外，所述復(fù)雜性例如也可以根據(jù)運(yùn)算操作的數(shù)量來確定。所述復(fù)雜性也可以通過如下方式來確定，即，要利用模型實(shí)施的運(yùn)算操作是要求通過定點(diǎn)運(yùn)算還是通過浮點(diǎn)運(yùn)算來計(jì)算。另一重要的標(biāo)準(zhǔn)也可以是在fpga或cpu上的空閑的計(jì)算能力或者是cpu的任務(wù)周轉(zhuǎn)時(shí)間。當(dāng)應(yīng)該同時(shí)執(zhí)行多個模型時(shí)可以有利的是，使模型這樣分布在fpga和cpu上，使得盡可能高效地利用所供使用的硬件。因此，當(dāng)在同一個fpga或同一個cpu上執(zhí)行相互交換許多數(shù)據(jù)的模型時(shí)，例如能夠最小化數(shù)據(jù)流。

在一種附加的實(shí)施變型方案中，所述較高級的編程語言是圖形化編程語言。技術(shù)系統(tǒng)的模型的編程常常以圖形化編程語言實(shí)現(xiàn)，在所述圖形化編程語言中，圖形化的塊在框圖中相互連接。在此，給每個圖形化的塊配設(shè)確定的功能。所述塊可以是簡單的數(shù)學(xué)運(yùn)算。另一方面，圖形化的塊的功能也可以是復(fù)雜得多的并且可以是完整的程序函數(shù)或者程序。這樣的圖形化編程語言的例子例如是simulink和labview。測試設(shè)備直接基于圖形化編程的按照本發(fā)明的配置使得開發(fā)過程更簡單、更直觀、更快速以及更少出錯。

在另一種實(shí)施方式中，所述網(wǎng)表的生成包括生成硬件描述語言的中間步驟。在手動配置fpga時(shí)，為了產(chǎn)生網(wǎng)表常常使用硬件描述語言，所述硬件描述語言專門針對該目的。示例性的硬件描述語言是vhdl和verilog。

在另一種有利的實(shí)施方式中，所述測試設(shè)備是硬件在環(huán)仿真器或者快速控制原型系統(tǒng)。在另一種實(shí)施變型方案中，所述測試設(shè)備具有用于將控制器連接到測試設(shè)備上的輸入/輸出接口。

在一種附加的實(shí)施變型方案中，所述配置和采樣率的分配借助rcp-hil混合配置裝置來實(shí)現(xiàn)，其中，所述rcp-hil混合配置裝置這樣設(shè)計(jì)，使得它具有用于配置輸入/輸出接口的配置元件的第一串行布置結(jié)構(gòu)和用于配置第一和第二模型的接口的配置元件的第二串行布置結(jié)構(gòu)，所述配置元件相互配設(shè)并且所述通信接口在考慮所述相互配設(shè)的配置元件的情況下產(chǎn)生。

按照本發(fā)明還包括一種為測試控制器而設(shè)置的測試設(shè)備，其中，在所述測試設(shè)備中執(zhí)行技術(shù)系統(tǒng)的第一模型和技術(shù)系統(tǒng)的第二模型，并且可以周期性地以定義的采樣率執(zhí)行所述模型，其中，第一模型和第二模型分別是要控制的技術(shù)系統(tǒng)的模型或者要測試的控制器的模型，并且所述模型可以作為以較高級的編程語言的源代碼存在。其中，所述測試設(shè)備具有用于執(zhí)行第一和/或第二模型的fpga和用于執(zhí)行第一或第二模型的cpu，所述測試設(shè)備設(shè)置用于在執(zhí)行所述模型時(shí)將要測試的控制器連接到所述測試設(shè)備上并且用于在所述控制器和/或第一模型和/或第二模型之間的數(shù)據(jù)交換，其中，所述測試設(shè)備還設(shè)置用于執(zhí)行上述方法之一。

在另一種有利的實(shí)施方式中，在所述測試設(shè)備中執(zhí)行技術(shù)系統(tǒng)的第一模型和技術(shù)系統(tǒng)的第二模型，并且周期性地以定義的采樣率執(zhí)行所述模型，其中，第一模型和第二模型分別是要控制的技術(shù)系統(tǒng)的模型或者要測試的控制器的模型，并且所述模型作為以較高級的編程語言的源代碼存在，其中，所述測試設(shè)備包括用于執(zhí)行第一和第二模型的fpga，要測試的控制器在執(zhí)行所述模型時(shí)連接到測試設(shè)備上并且實(shí)現(xiàn)在所述控制器和/或第一模型和/或第二模型之間的數(shù)據(jù)交換，其中，所述用于自動配置為測試控制器而設(shè)置的測試設(shè)備的方法包括下列步驟：

a)為第一模型分配個性化的第一采樣率并且為第二模型分配個性化的第二采樣率；

b)自動配置所述測試設(shè)備，以用于在所述fpga上以分配的第一采樣率執(zhí)行第一模型并且以分配的第二采樣率執(zhí)行第二模型；

c)從第一和第二模型中自動生成至少一個網(wǎng)表；

d)自動生成通信接口，以用于能實(shí)現(xiàn)在第一模型、第二模型和/或所述控制器之間的數(shù)據(jù)交換；

e)通過所述至少一個網(wǎng)表和所生成的通信接口來自動配置所述fpga的第一分區(qū)和第二分區(qū)；

f)自動配置在所述fpga上的多樣時(shí)鐘頻率部件，以用于提供至少一個用于以個性化的第一采樣率在所述fpga上執(zhí)行第一模型的個性化的第一時(shí)鐘頻率信號以及用于以個性化的第二采樣率在所述fpga上執(zhí)行第二模型的個性化的第二時(shí)鐘頻率信號。

在最后一種實(shí)施變型方案中，本發(fā)明包括一種用于自動配置為測試控制器而設(shè)置的測試設(shè)備的方法，其中，在所述測試設(shè)備中執(zhí)行技術(shù)系統(tǒng)的第一模型和技術(shù)系統(tǒng)的第二模型，并且周期性地以定義的采樣率執(zhí)行所述模型，其中，第一模型和第二模型分別是要控制的技術(shù)系統(tǒng)的模型或者要測試的控制器的模型，并且所述模型作為以較高級的編程語言的源代碼存在，其中，所述測試設(shè)備包括用于執(zhí)行第一和/或第二模型的第一和第二fpga，要測試的控制器在執(zhí)行所述模型時(shí)連接到測試設(shè)備上并且實(shí)現(xiàn)在所述控制器和/或第一模型和/或第二模型之間的數(shù)據(jù)交換，其中，所述方法具有下列步驟：

a)為第一模型分配個性化的第一采樣率并且為第二模型分配個性化的第二采樣率；

b)在考慮所分配的采樣率的情況下，自動配設(shè)第一模型以用于在第一fpga或第二fpga上執(zhí)行，并且配設(shè)第二模型以用于在第一fpga或第二fpga上執(zhí)行；

c)自動配置所述測試設(shè)備，以用于以分配的第一采樣率執(zhí)行第一模型并且以分配的第二采樣率執(zhí)行第二模型。

附圖說明

圖1示出按照本發(fā)明的測試設(shè)備的一種示例性的實(shí)施方式。

圖2示出一種fpga，所述fpga借助按照本發(fā)明的方法來配置以用于執(zhí)行兩個模型。

圖3示出一種rcp-hil混合配置裝置300的示例性的形式。

圖4示出一種示例性的圖形化編程語言。

具體實(shí)施方式

在圖1中示出按照本發(fā)明的測試設(shè)備100的一種示例性的實(shí)施方式，控制器200通過輸入/輸出接口102連接到所述測試設(shè)備上。所述輸入/輸出接口可以具有多個不同的硬件通道、例如數(shù)字的或者模擬的輸入端和輸出端，在所述硬件通道上可以接收或者發(fā)送電信號。在所述測試設(shè)備上可以執(zhí)行技術(shù)系統(tǒng)的第一模型103和技術(shù)系統(tǒng)的第二模型104。在此，技術(shù)系統(tǒng)例如可以是機(jī)動車的馬達(dá)、機(jī)動車自身或者機(jī)動車的部分、控制器或者任意其它的技術(shù)系統(tǒng)。為了執(zhí)行所述模型，測試設(shè)備包含不同的執(zhí)行資源、例如fpga105和/或cpu106。所述執(zhí)行資源不必強(qiáng)制直接存在于測試設(shè)備中，而是也可以從外部例如以嵌入式系統(tǒng)或者插卡的形式連接到測試設(shè)備上。在此示出的實(shí)施方式中，所述執(zhí)行資源、在此即cpu106和fpga105利用通信接口107相互連接以用于數(shù)據(jù)交換。此外，所述通信接口也可以接到輸入/輸出接口102上，以用于因此建立所述模型與連接到測試設(shè)備上的控制器的通信。

測試設(shè)備100例如可以是“硬件在環(huán)”(hil)仿真器。測試設(shè)備100也可以是“快速控制原型”(rcp)系統(tǒng)。但是，測試設(shè)備也可以是如下的設(shè)備，所述設(shè)備通過如下方式適用于執(zhí)行hil測試或者rcp測試，即，在所述測試設(shè)備中可以執(zhí)行技術(shù)系統(tǒng)的模型并且該模型可以通過輸入/輸出接口與連接到測試設(shè)備上的要測試的設(shè)備、例如控制器交換數(shù)據(jù)，其中，利用該數(shù)據(jù)交換尤其分析測試設(shè)備對由所述模型產(chǎn)生的數(shù)據(jù)的響應(yīng)，由所述模型產(chǎn)生的數(shù)據(jù)例如以電信號的形式傳遞給所述控制器。

技術(shù)模型、即技術(shù)系統(tǒng)的模型可以示例性地以軟件模型的形式存在，所述軟件模型通過例如以高級語言(如c、c++)或者以機(jī)器語言(如匯編語言或可執(zhí)行的機(jī)器代碼)的源代碼來編寫。通過技術(shù)模型可以給任意系統(tǒng)建立模型，以便虛擬地仿真所述系統(tǒng)。因此，例如馬達(dá)的模型可以作為軟件存在，其中，所述軟件這樣編程，使得在仿真(在此即所述模型在cpu或fpga上執(zhí)行)期間通過所述軟件處理輸入?yún)?shù)并且根據(jù)所述輸入?yún)?shù)和所述模型的設(shè)計(jì)形式來產(chǎn)生輸出值。在此，輸入?yún)?shù)例如可以是施加在汽油機(jī)的節(jié)氣門上的電壓，并且輸出值與此有關(guān)地可以是節(jié)氣門的產(chǎn)生的開度角、燃油消耗和/或在曲軸上產(chǎn)生的轉(zhuǎn)矩。當(dāng)然，所述模型也可以是要測試的或者要開發(fā)的控制器的模型。

圖1示出測試設(shè)備100按照根據(jù)權(quán)利要求1的按照本發(fā)明的方法進(jìn)行實(shí)施的的可能的配置。為了在測試設(shè)備上執(zhí)行模型，給所述模型分配個性化的采樣率。當(dāng)然，按照本發(fā)明，代替采樣率也可以分配采樣時(shí)間，其中，采樣率是采樣時(shí)間的倒數(shù)。對每個在測試設(shè)備上執(zhí)行的模型進(jìn)行采樣率的所述分配。所述分配可以手動或者自動進(jìn)行。在圖1的例子中例如可以給第一模型103分配10ms的采樣時(shí)間并且給第二模型104分配20ms的采樣時(shí)間。與此相應(yīng)地，第一模型每10ms計(jì)算一次模型的新的輸出值，而第二模型僅每20ms計(jì)算一次新的輸出值，然后，利用所述輸出值可以產(chǎn)生電信號，所述電信號可以發(fā)送給控制器200。根據(jù)模型的復(fù)雜性，對于測試設(shè)備的執(zhí)行資源并不總是能夠在分配的采樣時(shí)間內(nèi)來計(jì)算模型。在這樣的情況下必須進(jìn)行模型的配設(shè)以用于在測試設(shè)備的如下資源上執(zhí)行，所述資源具有相應(yīng)的計(jì)算性能以用于在預(yù)定的采樣時(shí)間內(nèi)計(jì)算所述模型。因此在所述的例子中，可以將執(zhí)行資源fpga配設(shè)給第一模型103并且將執(zhí)行資源cpu配設(shè)給第二模型。為了將測試設(shè)備置于這樣的狀態(tài)，即，在測試設(shè)備上這樣執(zhí)行所述模型，使得所述模型在仿真的框架內(nèi)能夠與連接到測試設(shè)備上的要測試的設(shè)備通信，按照本發(fā)明還要進(jìn)行測試設(shè)備的自動配置、在具體的示例性的情況下即配置測試設(shè)備以用于在fpga105上以10ms的采樣時(shí)間執(zhí)行第一模型103并且配置測試設(shè)備以用于在cpu106上以20ms的采樣時(shí)間執(zhí)行第二模型104。

按照本發(fā)明，所述模型到執(zhí)行資源的分配也可以在考慮所分配的采樣率、在模型中進(jìn)行的計(jì)算的復(fù)雜性和所使用的數(shù)據(jù)類型以及考慮執(zhí)行資源的已存在的負(fù)荷或者說(例如以cpu的任務(wù)周轉(zhuǎn)時(shí)間或者fpga的空閑的邏輯門的形式的)計(jì)算能力的情況下自動進(jìn)行。為此，例如可以在考慮約束條件和二次目標(biāo)函數(shù)的情況下使用多變量的優(yōu)化算法。在此，所述目標(biāo)函數(shù)可以包含最大的延遲、即所述模型對輸入值的變化的響應(yīng)時(shí)間。附加地，所述目標(biāo)函數(shù)可以擴(kuò)展了如下判據(jù)，所述判據(jù)考慮所分配的采樣率和計(jì)算的復(fù)雜性以及所使用的數(shù)據(jù)類型。在優(yōu)化算法中的約束條件能夠確保遵循cpu的任務(wù)周轉(zhuǎn)時(shí)間并且確保fpga包含足夠空閑的邏輯門。

所述自動配置也可以包括為應(yīng)該在fpga上執(zhí)行的那些模型自動地產(chǎn)生網(wǎng)表。為此，例如可以使用不同的具有自動化接口的軟件解決方案、例如xilinx系統(tǒng)生成器、matlabhdl編碼器、xilinxvivadohls。這些軟件解決方案可以從以較高級的編程語言(例如圖形化simulink代碼或者c/c++)存在的模型中產(chǎn)生自動網(wǎng)表或者硬件描述語言(如vhdl代碼或verilog代碼)，利用所述自動網(wǎng)表或者說硬件描述語言來配置fpga以用于執(zhí)行以較高級的編程語言編寫的程序。

按照本發(fā)明，通信接口107也可以自動生成。與在圖1中示出的形式相反，所述通信接口也可以這樣設(shè)計(jì)，使得它能實(shí)現(xiàn)在同一個fpga上執(zhí)行的兩個模型之間的通信。通信接口107也可以設(shè)計(jì)為復(fù)合接口，這意味著所述通信接口由多個獨(dú)立的接口形成。通信接口亦或復(fù)合的通信接口的部分在圖形化編程環(huán)境中可以表示為模型端口輸入和輸出塊，借助所述模型端口輸入和輸出塊可以在數(shù)據(jù)交換方面配置通信接口的自動生成。

圖2示出一種fpga105，與在圖1中示出的例子相比，這樣自動配置所述fpga，使得在所述fpga105上不僅可以執(zhí)行第一模型103而且可以執(zhí)行第二模型104。為了在同一個fpga上并行地執(zhí)行所述模型，配置一個分區(qū)用于執(zhí)行第一模型并且配置第二分區(qū)用于執(zhí)行第二模型。為了能夠以個性化的時(shí)鐘頻率在所述fpga上執(zhí)行所述兩個模型103和104，所述模型從多樣時(shí)鐘頻率部件中獲得單獨(dú)的時(shí)鐘頻率信號。所述多樣時(shí)鐘頻率部件本身從固定在所述fpga上實(shí)現(xiàn)的原始時(shí)鐘頻率部件202中獲得一個時(shí)鐘頻率信號，該時(shí)鐘頻率信號通過多樣時(shí)鐘頻率部件轉(zhuǎn)變?yōu)閭€性化的時(shí)鐘頻率信號203、例如轉(zhuǎn)變?yōu)槟軐?shí)現(xiàn)10ms的采樣時(shí)間的時(shí)鐘頻率信號和能實(shí)現(xiàn)20ms的采樣時(shí)間的時(shí)鐘頻率信號。在此注意，多樣時(shí)鐘頻率部件201不局限于產(chǎn)生兩個時(shí)鐘頻率信號，而是原則上可以生成任意多個時(shí)鐘頻率信號。所述兩個模型103和104在其執(zhí)行期間借助通信接口107不僅可以相互間交換數(shù)據(jù)，而且可以與在其它執(zhí)行資源上附加執(zhí)行的模型或者與連接到測試設(shè)備上的要測試的設(shè)備200交換數(shù)據(jù)。多樣時(shí)鐘頻率部件也可以包含用于實(shí)現(xiàn)調(diào)試功能的機(jī)構(gòu)。利用所述機(jī)構(gòu)例如能夠?qū)崿F(xiàn)生成時(shí)鐘信號，所述時(shí)鐘信號可以用于調(diào)試功能。

按照本發(fā)明，采樣率的分配例如可以借助rcp-hil混合配置裝置300來實(shí)現(xiàn)，所述rcp-hil混合配置裝置在圖3中示意性地示出。rcp-hil混合配置環(huán)境的特征在于，利用所述rcp-hil混合配置環(huán)境能夠配置rcp和/或hil仿真器。圖3中的rcp-hil混合配置裝置包含用于配置測試設(shè)備100的輸入/輸出接口的配置元件301和302的第一串行布置結(jié)構(gòu)。此外，rcp-hil混合配置裝置300包含用于配置第一和第二模型的接口的配置元件303和304的第二串行布置結(jié)構(gòu)。為了配置通信接口，可以將用于配置測試設(shè)備100的輸入/輸出接口的配置元件301和302配設(shè)給用于配置第一和第二模型的接口的配置元件303和304，這例如可以通過與連接元件305的連接來實(shí)現(xiàn)。此外，為了配置通信接口，用于配置第一和第二模型的接口的配置元件303和304可以相互配設(shè)，例如通過與另一連接元件306的連接來實(shí)現(xiàn)，因此可以規(guī)定在模型103與104之間的數(shù)據(jù)交換。

圖4示出圖形化編程語言的一種示例性的形式。在此，程序組成部分及其功能上的聯(lián)系通過圖形化的元素、例如塊和線來配置。圖4中的圖形化程序400例如可以這樣設(shè)計(jì)，使得所述圖形化程序讀入第一輸入值401和第二輸入值402，然后，根據(jù)在塊403中規(guī)定的功能進(jìn)一步處理所讀入的數(shù)據(jù)，以便借助輸出塊404輸出借助圖形化程序所計(jì)算的輸出值。塊403的功能例如可以在于，加上或者乘以所述輸入值、對所述輸入值進(jìn)行微分或者積分等。圖形化的塊可以通過連接線相互連接，以便因此建立在各塊之間的數(shù)據(jù)交換。當(dāng)然，圖形化程序400不局限于在此示出的實(shí)施方式，而是也可以明顯更復(fù)雜地設(shè)計(jì)，這可以體現(xiàn)在塊的數(shù)量和各塊的連接中。在對技術(shù)系統(tǒng)建立模型時(shí)可以使用圖形化程序400。因此，圖形化程序400也可以是技術(shù)系統(tǒng)的模型103和/或104。