本實用新型涉及可編程電阻技術(shù)領(lǐng)域,特別涉及一種可編程電阻電路及板卡。
背景技術(shù):
隨著車輛及航天器的快速發(fā)展,ECU(Electronic Control Unit,電控單元)的復(fù)雜程度快速增加,其控制算法與功能不斷增強,因此,基于軟件算法模型的HIL(hardware-in-the-loop,硬件回路)仿真測試設(shè)備正逐步滿足更為復(fù)雜的測試需求,在國內(nèi)外各大汽車廠商中逐漸流行。
目前,在機車車輛、航空航天領(lǐng)域所使用的溫度傳感器、壓力傳感器等,一般都采用電阻式傳感器,傳感器的電阻值是隨著溫度或壓力的變化而變化的。與ECU相連接的溫度傳感器、壓力傳感器等,在ECU研發(fā)調(diào)試和測試階段一般用不同阻值的電阻,來模擬傳感器檢測的溫度、壓力等物理量的變化。
由于使用不同阻值的固定電阻來模擬傳感器,其可操作性差,且不能模擬物理量的變化率,因此,無法滿足軟件算法模型毫秒級的數(shù)據(jù)更新速率。
技術(shù)實現(xiàn)要素:
本實用新型提供一種可編程電阻電路及板卡,以解決現(xiàn)有技術(shù)中無法滿足軟件算法模型毫秒級的數(shù)據(jù)更新速率的問題。
為實現(xiàn)上述目的,本申請?zhí)峁┑募夹g(shù)方案如下:
一種可編程電阻電路,包括:通信接口、FPGA控制電路、光耦驅(qū)動電路、光耦陣列及電阻網(wǎng)絡(luò);其中:
所述通信接口的一端與所述FPGA控制電路的一端相連;所述通信接口的另一端作為所述可編程電阻電路的信號端;
所述FPGA控制電路的另一端與所述光耦驅(qū)動電路的輸入端相連;
所述光耦驅(qū)動電路的輸出端與所述光耦陣列中各個光耦的發(fā)光二極管陽極一一對應(yīng)相連;
各個所述光耦的光探測器分別與所述電阻網(wǎng)絡(luò)中的各個電阻一一對應(yīng)并連;
所述電阻網(wǎng)絡(luò)的兩端作為所述可編程電阻電路的電流輸入端和電流輸入端。
優(yōu)選的,所述通信接口為基于PXIe規(guī)范的通信接口。
優(yōu)選的,所述光耦驅(qū)動電路為移位寄存器陣列。
優(yōu)選的,所述電阻網(wǎng)絡(luò)包括:N個并聯(lián)的電阻通道;N為正整數(shù);
各個所述電阻通道包括M個串聯(lián)的電阻;M為大于預(yù)設(shè)值的正整數(shù);
所述光耦陣列包括N×M個光耦。
優(yōu)選的,N為10,M為19。
優(yōu)選的,各個所述電阻通道中的M個電阻按照8421編碼方式排列電阻值。
優(yōu)選的,還包括:電源與N個電流監(jiān)測電路;其中:
N個所述電流監(jiān)測電路分別與所述電源及所述FPGA控制電路相連;且N個所述電流監(jiān)測電路分別與N個所述電阻通道一一對應(yīng)相連。
優(yōu)選的,所述電流監(jiān)測電路包括:第一光耦、第二光耦、第一電阻、第二電阻、第三電阻及第四電阻;其中:
所述第一電阻與所述第一光耦的光耦探測器串聯(lián)于相應(yīng)的所述電阻通道中;
所述第一電阻的一端通過所述第二電阻與所述第二光耦的發(fā)光二極管陽極相連;
所述第一電阻的另一端與所述第二光耦的發(fā)光二極管陰極相連;
所述第二光耦的光耦探測器正極分別與所述第三電阻的一端及所述FPGA控制電路相連;
所述第三電阻的另一端與所述電源相連;
所述第一光耦的發(fā)光二極管陽極與所述電源相連;
所述第一光耦的發(fā)光二極管陰極通過所述第四電阻與所述FPGA控制電路相連。
一種可編程電阻板卡,集成設(shè)置有上述任一所述的可編程電阻電路。
本實用新型提供的所述可編程電阻電路,通過通信接口收發(fā)通信信號,由FPGA控制電路控制光耦驅(qū)動電路,實現(xiàn)對于光耦陣列中各個光耦的控制,當光耦中的光探測器閉合時,即可將電阻網(wǎng)絡(luò)中相應(yīng)的電阻旁路,實現(xiàn)對于該可編程電阻電路的電阻值的改變;也即以光耦實現(xiàn)對于電阻值的改變,由于光耦具備壽命長和響應(yīng)速度快的特點,能夠滿足HIL設(shè)備中毫秒級的仿真周期,進而能夠滿足軟件算法模型毫秒級的數(shù)據(jù)更新速率。
附圖說明
為了更清楚地說明本實用新型實施例或現(xiàn)有技術(shù)內(nèi)的技術(shù)方案,下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹,顯而易見地,下面描述內(nèi)的附圖僅僅是本實用新型的一些實施例,對于本領(lǐng)域普通技術(shù)人員來講,在不付出創(chuàng)造性勞動的前提下,還可以根據(jù)這些附圖獲得其他的附圖。
圖1是本實用新型實施例提供的可編程電阻電路的結(jié)構(gòu)示意圖;
圖2是本實用新型另一實施例提供的可編程電阻電路的結(jié)構(gòu)圖;
圖3是本實用新型另一實施例提供的可編程電阻電路的另一結(jié)構(gòu)示意圖;
圖4是本實用新型另一實施例提供的可編程電阻電路的另一結(jié)構(gòu)圖。
具體實施方式
為使本實用新型的上述目的、特征和優(yōu)點能夠更加明顯易懂,下面結(jié)合附圖對本實用新型的具體實施方式做詳細的說明。
本實用新型提供一種可編程電阻電路,以解決現(xiàn)有技術(shù)中無法滿足軟件算法模型毫秒級的數(shù)據(jù)更新速率的問題。
具體的,所述可編程電阻電路,參見圖1,包括:通信接口101、FPGA(Field-Programmable Gate Array,現(xiàn)場可編程門陣列)控制電路102、光耦驅(qū)動電路103、光耦陣列104及電阻網(wǎng)絡(luò)105;其中:
通信接口101的一端與FPGA控制電路102的一端相連;通信接口101的另一端作為所述可編程電阻電路的信號端;
FPGA控制電路102的另一端與光耦驅(qū)動電路103的輸入端相連;
光耦驅(qū)動電路103的輸出端與光耦陣列104中各個光耦的發(fā)光二極管陽極一一對應(yīng)相連;
各個所述光耦的光探測器分別與電阻網(wǎng)絡(luò)105中的各個電阻一一對應(yīng)并連;
電阻網(wǎng)絡(luò)105的兩端作為所述可編程電阻電路的電流輸入端和電流輸入端。
具體的工作原理為:
圖1是本實用新型可編程電阻電路的電路框圖。
FPGA控制電路102,如Xilinx FPGA,用于完成通信協(xié)議解析、硬件驅(qū)動程序和邏輯操作等任務(wù)。FPGA控制電路102中的驅(qū)動程序,控制光耦驅(qū)動電路103,使光耦驅(qū)動電路103驅(qū)動光耦陣列104中各個光耦,控制各個光耦內(nèi)光探測器的導(dǎo)通和關(guān)斷,從而控制電阻網(wǎng)絡(luò)105中各個電阻是否接入電阻網(wǎng)絡(luò)105的兩端內(nèi),實現(xiàn)對于該可編程電阻電路的電阻值的改變。
現(xiàn)有技術(shù)在HIL設(shè)備中,還存在通過軟件模型控制模擬傳感器的電阻值的方案,具體通過使模擬傳感器接入到ECU中,執(zhí)行半實物的仿真測試,即能夠滿足ECU在溫度傳感器或壓力傳感器在全范圍輸出內(nèi)的、不同變化率的自動化測試目的,并且能夠模擬傳感器失效狀態(tài),大大提高了測試效率和覆蓋率,為ECU測試的可靠性提供了有力的工具。
但是,現(xiàn)有技術(shù)中一般使用軟件模型控制繼電器開關(guān)切換,以輸出不同的電阻值,雖然能實現(xiàn)自動化測試的需求,但由于繼電器本身存在機械老化、觸點氧化,開關(guān)壽命不長、開關(guān)噪聲大、有火花拉弧、響應(yīng)速度不快等缺點,降低了ECU測試的可靠性。
本實施例提供的所述可編程電阻電路,通過上述原理,以光耦實現(xiàn)對于所述可編程電阻電路的電阻值的改變,由于光耦具備壽命長和響應(yīng)速度快的特點,能夠滿足HIL設(shè)備中毫秒級的仿真周期,進而能夠滿足軟件算法模型毫秒級的數(shù)據(jù)更新速率。另外,以光耦代替現(xiàn)有技術(shù)中的繼電器,還能夠避免現(xiàn)有技術(shù)中ECU測試可靠性低的問題,達到溫度傳感器、壓力傳感器模擬的目的。
優(yōu)選的,通信接口101為基于PXIe規(guī)范的通信接口。
所述可編程電阻電路基于PXIe規(guī)范,通過PXIe串行總線與計算機進行通信。
基于PXIe的規(guī)范,使得所述可編程電阻電路應(yīng)用方便;當然,在具體的實際應(yīng)用中,并不一定限定于此,還可以視其具體應(yīng)用環(huán)境而定,均在本申請的保護范圍內(nèi)。
另外,值得說的是,本實施例提供的所述可編程電阻電路,并不僅限應(yīng)用于機車車輛、航空航天領(lǐng)域的ECU測試,還可以在其他領(lǐng)域內(nèi)模擬各種電阻式傳感器,或者應(yīng)用于需要多阻值輸出的各種電阻電路中;均在本申請的保護范圍內(nèi)。
本實用新型另一實施例提供了一種具體的可編程電阻電路,參見圖1,包括:通信接口101、FPGA控制電路102、光耦驅(qū)動電路103、光耦陣列104及電阻網(wǎng)絡(luò)105;其中:
通信接口101的一端與FPGA控制電路102的一端相連;通信接口101的另一端作為所述可編程電阻電路的信號端;
FPGA控制電路102的另一端與光耦驅(qū)動電路103的輸入端相連;
光耦驅(qū)動電路103的輸出端與光耦陣列104中各個光耦的發(fā)光二極管陽極一一對應(yīng)相連;
各個所述光耦的光探測器分別與電阻網(wǎng)絡(luò)105中的各個電阻一一對應(yīng)并連;
電阻網(wǎng)絡(luò)105的兩端,參見圖2中的RES+與RES-,作為所述可編程電阻電路的電流輸入端和電流輸入端。
優(yōu)選的,通信接口101為基于PXIe規(guī)范的通信接口。
優(yōu)選的,光耦驅(qū)動電路103為移位寄存器陣列。
圖2是可編程電阻電路的結(jié)構(gòu)圖;其中光耦驅(qū)動電路103由移位寄存器陣列組成,該移位寄存器陣列使得FPGA控制電路102可以通過較少的IO接口,控制更多的光耦。
優(yōu)選的,電阻網(wǎng)絡(luò)105包括:N個并聯(lián)的電阻通道;N為正整數(shù);圖2中以1個電阻通道為例進行展示;
各個所述電阻通道包括M個串聯(lián)的電阻;M為大于預(yù)設(shè)值的正整數(shù);所述預(yù)設(shè)值此處不做具體限定,可以根據(jù)想要得到的分辨率和阻值范圍,視其具體的應(yīng)用環(huán)境而定,均在本申請的保護范圍內(nèi)。
光耦陣列104包括N×M個光耦。
在具體的實際應(yīng)用中,N和M可以根據(jù)具體的應(yīng)用環(huán)境進行設(shè)置,比如,N可以為10,M可以為19;但是并不一定限定于此,N和M根據(jù)具體實際情況進行設(shè)置的方案,均在本申請的保護范圍內(nèi),此處不再一一贅述。
優(yōu)選的,各個所述電阻通道中的M個電阻,按照8421編碼方式排列電阻值。
此時,所述可編程電阻電路中,每個電阻通道由19個電阻構(gòu)成,并通過19個光耦分別進行接入或旁路的控制,其電阻值的排列按8421編碼方式,表1給出了19個電阻值的示例,每個所述可編程電阻電路中設(shè)有10個所述電阻通道。
表1可編程電阻電路中一個電阻通道的電阻值
具體的工作原理為:
由表1中編號為1~19的電阻串聯(lián)構(gòu)成一個電阻通道,其中每個電阻都并聯(lián)一個光耦的光探測器。
將FPGA控制電路102通過通信接口101接收到的電信號,及電阻控制信號,送到19個光耦的輸入端,即發(fā)光二極管的陽極,各個發(fā)光二極管的陰極接地,控制各個光耦中光探測器的導(dǎo)通與關(guān)斷,進而能夠?qū)崿F(xiàn)步進為1歐姆,最高阻值為524k歐姆的可編程電阻。
圖2中的電阻R1、R2和R3分別是表1中電阻編號為1到3的電阻,其中每個電阻并聯(lián)一個光耦,參見圖2中的OC1、OC2和OC3;圖2中其他光耦及該電阻通道內(nèi)的其他電阻均未展示。
具體的,光耦可以采用型號為AQY212GSZ的光耦;此處不做具體限定,僅為一種示例,可以根據(jù)其具體實際應(yīng)用環(huán)境進行選擇,均在本申請的保護范圍內(nèi)。
當光耦的發(fā)光二極管陽極輸入高電平時,其光探測器導(dǎo)通,與之并聯(lián)的電阻被旁路;當光耦的發(fā)光二極管陽極輸入低電平時,其光探測器關(guān)斷,與之并聯(lián)的電阻接入相應(yīng)的電阻通道中。
本實施例在上述實施例的基礎(chǔ)之上,具體提供了一種具有步進1歐姆的分辨力、阻值范圍為20歐姆到524K歐姆的可編程電阻電路,其他原理與上述實施例相同,此處不再一一贅述。
本實用新型另一實施例提供了一種具體的可編程電阻電路,參見圖1,包括:通信接口101、FPGA控制電路102、光耦驅(qū)動電路103、光耦陣列104及電阻網(wǎng)絡(luò)105;其中:
通信接口101的一端與FPGA控制電路102的一端相連;通信接口101的另一端作為所述可編程電阻電路的信號端;
FPGA控制電路102的另一端與光耦驅(qū)動電路103的輸入端相連;
光耦驅(qū)動電路103的輸出端與光耦陣列104中各個光耦的發(fā)光二極管陽極一一對應(yīng)相連;
各個所述光耦的光探測器分別與電阻網(wǎng)絡(luò)105中的各個電阻一一對應(yīng)并連;
電阻網(wǎng)絡(luò)105的兩端,參見圖2中的RES+與RES-,作為所述可編程電阻電路的電流輸入端和電流輸入端。
優(yōu)選的,通信接口101為基于PXIe規(guī)范的通信接口。
優(yōu)選的,光耦驅(qū)動電路103為移位寄存器陣列。
優(yōu)選的,電阻網(wǎng)絡(luò)105包括:N個并聯(lián)的電阻通道;N為正整數(shù);圖2中以1個電阻通道為例進行展示;
各個所述電阻通道包括M個串聯(lián)的電阻;M為大于預(yù)設(shè)值的正整數(shù);
光耦陣列104包括N×M個光耦。
優(yōu)選的,N為10,M為19。
優(yōu)選的,各個所述電阻通道中的M個電阻,按照8421編碼方式排列電阻值。
另外,在上述實施例的基礎(chǔ)之上,參見圖3,所述可編程電阻電路還包括:電源106與N個電流監(jiān)測電路107;其中:
N個電流監(jiān)測電路107分別與電源106及FPGA控制電路102相連;且N個電流監(jiān)測電路107分別與N個所述電阻通道一一對應(yīng)相連。
電流監(jiān)測電路107能夠?qū)崟r監(jiān)測所述電阻通道中的電流是否超過限定值,當電流超過一定值時,電阻通道自動斷開,從而起到保護所述可編程電阻電路的目的。
具體的,電源106可以為3.3V/12V的電源。
參見圖4,電流監(jiān)測電路107包括:
第一光耦OC4、第二光耦OC5、第一電阻Rd、第二電阻Rs、第三電阻Rc及第四電阻Re;其中:
第一電阻Rd與第一光耦OC4的光耦探測器串聯(lián)于相應(yīng)的所述電阻通道中;
第一電阻Rd的一端通過第二電阻Rs與第二光耦OC5的發(fā)光二極管陽極相連;
第一電阻Rd的另一端與第二光耦OC5的發(fā)光二極管陰極相連;
第二光耦OC5的光耦探測器正極分別與第三電阻Rc的一端及FPGA控制電路102相連;
第三電阻Rc的另一端與電源VCC相連;
第一光耦OC4的發(fā)光二極管陽極與電源VCC相連;
第一光耦OC4的發(fā)光二極管陰極通過第四電阻Re與FPGA控制電路102相連。
具體的工作原理為:
電流監(jiān)測電路107中,第二電阻Rs是第二光耦OC5芯片中發(fā)光二極管的限流電阻;當電阻通道中的電流超過規(guī)定值時,如超過100mA,也可以根據(jù)具體情況進行設(shè)定,此處不做具體限定,第一電阻Rd兩端的電壓VRd控制第二光耦OC5中的光探測器導(dǎo)通,第二光耦OC5的光探測器正極,即光敏三極管的集電極電流將FPGA_IN點拉到低電平,并輸入到FPGA控制電路102中。然后由FPGA控制電路102的內(nèi)部邏輯電路將FPGA_OUT點置為高電平,從而控制與RES-相連的第一光耦OC4的光探測器關(guān)斷,實現(xiàn)對于所述可編程電阻電路的保護功能。
在具體的實際應(yīng)用中,還可以通過FPGA控制電路102的內(nèi)部邏輯電路,根據(jù)不同的過載情況,控制各個光耦的導(dǎo)通與關(guān)斷:
過載時,第一光耦OC4關(guān)斷,關(guān)斷后FPGA_IN點電位被拉到高電平,第一光耦OC4再次導(dǎo)通;第一光耦OC4閉合后,若不再過載,則第一光耦OC4保持導(dǎo)通狀態(tài);若仍過載,第一光耦OC4第二次關(guān)斷;若第一光耦OC4連續(xù)三次斷開,則表明所述可編程電阻電路處于連續(xù)過載的情況,此時FPGA控制電路102的內(nèi)部邏輯電路將設(shè)置第一光耦OC4為關(guān)斷狀態(tài),直到輸入復(fù)位信號時才能再次導(dǎo)通。
本實施例在上述實施例的基礎(chǔ)之上,另外提供了一種對于所述可編程電阻電路進行保護的電路,能夠?qū)崟r監(jiān)測所述可編程電阻電路中的電流情況,避免過流或者過載,進一步提高所述可編程電阻電路在RCU具體測試過程中的可靠性。
本實用新型另一實施例還提供了一種可編程電阻板卡,集成設(shè)置有可編程電阻電路。
具體的,所述可編程電阻電路,參見圖1,包括:通信接口101、FPGA控制電路102、光耦驅(qū)動電路103、光耦陣列104及電阻網(wǎng)絡(luò)105;其中:
通信接口101的一端與FPGA控制電路102的一端相連;通信接口101的另一端作為所述可編程電阻電路的信號端;
FPGA控制電路102的另一端與光耦驅(qū)動電路103的輸入端相連;
光耦驅(qū)動電路103的輸出端與光耦陣列104中各個光耦的發(fā)光二極管陽極一一對應(yīng)相連;
各個所述光耦的光探測器分別與電阻網(wǎng)絡(luò)105中的各個電阻一一對應(yīng)并連;
電阻網(wǎng)絡(luò)105的兩端,參見圖2中的RES+與RES-,作為所述可編程電阻電路的電流輸入端和電流輸入端。
優(yōu)選的,通信接口101為基于PXIe規(guī)范的通信接口。
優(yōu)選的,光耦驅(qū)動電路103為移位寄存器陣列。
優(yōu)選的,參見圖2,電阻網(wǎng)絡(luò)105包括:N個并聯(lián)的電阻通道;N為正整數(shù);圖2中以1個電阻通道為例進行展示;
各個所述電阻通道包括M個串聯(lián)的電阻;M為大于預(yù)設(shè)值的正整數(shù);
光耦陣列104包括N×M個光耦。
優(yōu)選的,N為10,M為19。
優(yōu)選的,各個所述電阻通道中的M個電阻,按照8421編碼方式排列電阻值。
優(yōu)選的,參見圖3,所述可編程電阻電路還包括:電源106與N個電流監(jiān)測電路107;其中:
N個電流監(jiān)測電路107分別與電源106及FPGA控制電路102相連;且N個電流監(jiān)測電路107分別與N個所述電阻通道一一對應(yīng)相連。
具體的,參見圖4,電流監(jiān)測電路107包括:
第一光耦OC4、第二光耦OC5、第一電阻Rd、第二電阻Rs、第三電阻Rc及第四電阻Re;其中:
第一電阻Rd與第一光耦OC4的光耦探測器串聯(lián)于相應(yīng)的所述電阻通道中;
第一電阻Rd的一端通過第二電阻Rs與第二光耦OC5的發(fā)光二極管陽極相連;
第一電阻Rd的另一端與第二光耦OC5的發(fā)光二極管陰極相連;
第二光耦OC5的光耦探測器正極分別與第三電阻Rc的一端及FPGA控制電路102相連;
第三電阻Rc的另一端與電源VCC相連;
第一光耦OC4的發(fā)光二極管陽極與電源VCC相連;
第一光耦OC4的發(fā)光二極管陰極通過第四電阻Re與FPGA控制電路102相連。
具體的工作原理與上述實施例相同,此處不再一一贅述。
本實用新型中各個實施例采用遞進的方式描述,每個實施例重點說明的都是與其他實施例的不同之處,各個實施例之間相同相似部分互相參見即可。對于實施例公開的裝置而言,由于其與實施例公開的方法相對應(yīng),所以描述的比較簡單,相關(guān)之處參見方法部分說明即可。
以上所述,僅是本實用新型的較佳實施例而已,并非對本實用新型作任何形式上的限制。雖然本實用新型已以較佳實施例揭露如上,然而并非用以限定本實用新型。任何熟悉本領(lǐng)域的技術(shù)人員,在不脫離本實用新型技術(shù)方案范圍情況下,都可利用上述揭示的方法和技術(shù)內(nèi)容對本實用新型技術(shù)方案做出許多可能的變動和修飾,或修改為等同變化的等效實施例。因此,凡是未脫離本實用新型技術(shù)方案的內(nèi)容,依據(jù)本實用新型的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾,均仍屬于本實用新型技術(shù)方案保護的范圍內(nèi)。