本實(shí)用新型涉及采用ARM芯片與數(shù)字信道機(jī)進(jìn)行數(shù)據(jù)傳輸通信的數(shù)字接口電路，特別是涉及一種基于CPLD的數(shù)字信道機(jī)接口電路。

背景技術(shù)：

目前我國鐵路無線列調(diào)系統(tǒng)正處于由450MHz模擬制式向400MHz數(shù)字制式升級換代的階段，市場上廣泛使用的主流400MHz數(shù)字信道機(jī)如XIR M6600系列和XIR M8200系列等采用的外部控制通信接口為128位SSI總線接口，接口電平一般為1.8V。該總線接口將每幀數(shù)據(jù)分成8個時隙，每個時隙具有16位數(shù)據(jù)，以此實(shí)現(xiàn)對數(shù)據(jù)總線的時分復(fù)用，將前2個總線時隙用作信道機(jī)內(nèi)部通信使用，后6個總線時隙用作外部控制器與信道機(jī)通信使用。我國鐵路無線列調(diào)系統(tǒng)電臺設(shè)備控制芯片目前普遍采用ARM處理器，如LPC1700系列、LPC4300系列等，ARM處理器成本低，性能優(yōu)良，使用技術(shù)成熟。一般ARM芯片的SSI總線接口為4—16位可配置數(shù)據(jù)總線，接口電平一般為3.3V，因此ARM芯片一般無法與XIR M6600系列和XIR M8200系列等主流數(shù)字信道機(jī)的外部控制接口直接進(jìn)行數(shù)據(jù)通信。

能夠與的128位數(shù)字信道機(jī)SSI總線接口直接進(jìn)行數(shù)據(jù)通信的處理器型號極少，且使用新型號的處理器芯片需要建立相應(yīng)的軟件編譯環(huán)境，則延遲產(chǎn)品研發(fā)周期，增加研發(fā)成本。

技術(shù)實(shí)現(xiàn)要素：

鑒于現(xiàn)有技術(shù)存在的問題，本實(shí)用新型的目的是提供一種基于CPLD的數(shù)字信道機(jī)接口電路。本接口電路主要由CPLD芯片和帶有三態(tài)輸出的門電路芯片構(gòu)成；CPLD的I/O Bank 2部分采用1.8V供電，其I/O接口作為數(shù)字信道機(jī)接口；I/O Bank 1部分采用3.3V供電，其I/O接口作為ARM芯片接口；帶有三態(tài)輸出的門電路作為向數(shù)字信道機(jī)發(fā)送數(shù)據(jù)的通道。通過CPLD芯片對數(shù)字信道機(jī)通信接口數(shù)據(jù)和ARM通信接口數(shù)據(jù)進(jìn)行時序轉(zhuǎn)換和接口電平橋接，從而實(shí)現(xiàn)ARM芯片與數(shù)字信道機(jī)的數(shù)據(jù)傳輸通信。

本電路設(shè)計(jì)繼續(xù)使用LPC1700系列、LPC4300系列等ARM處理器作為控制芯片，能夠有效的利用既有軟件編譯環(huán)境和硬件電路設(shè)計(jì)經(jīng)驗(yàn)，極大的縮短研發(fā)周期，節(jié)約研發(fā)成本，并能夠更好的保證設(shè)備的可靠性。

本實(shí)用新型采取的技術(shù)方案是：一種基于CPLD的數(shù)字信道機(jī)接口電路，其特征在于：包括型號為5M40ZE64I5的CPLD芯片和型號為74LV1T125帶有三態(tài)輸出的門電路芯片；所述 CPLD芯片的I/O Bank1部分供電引腳VCCIO1連接DC3.3V供電，I/O Bank2部分供電引腳VCCIO2連接DC1.8V供電；CPLD芯片I/O Bank1部分的1引腳、2引腳、3引腳、4引腳、5引腳分別連接ARM芯片的SSI總線幀同步SSP0_FSYNC引腳、SSI總線時鐘SSP0_SCK引腳、SSI總線數(shù)據(jù)SSP0_MOSI引腳、SSI總線數(shù)據(jù)SSP0_MISO引腳，與ARM芯片進(jìn)行數(shù)據(jù)通信；CPLD芯片I/O Bank2部分的63引腳、42引腳、62引腳分別連接數(shù)字信道機(jī)外部控制接口的SSI總線幀同步SSI_FSYNC引腳、SSI總線時鐘SSI_SCK引腳、SSI總線數(shù)據(jù)SSI_MOSI引腳；CPLD芯片的I/O Bank 2部分的60引腳連接三態(tài)輸出門電路芯片的OE引腳，控制門電路輸出狀態(tài)；三態(tài)輸出門電路芯片的輸入引腳A連接CPLD芯片I/O Bank2部分的61引腳，三態(tài)輸出門電路芯片的輸出引腳Y連接數(shù)字信道機(jī)外部控制接口的的SSI總線數(shù)據(jù)SSI_MISO引腳，作為數(shù)據(jù)傳輸通道。

本實(shí)用新型的有益效果是：實(shí)現(xiàn)了LPC1700系列、LPC4300系列等ARM處理器芯片與XIR M6600系列和XIR M8200系列等數(shù)字信道機(jī)通信的數(shù)據(jù)通信，從而在鐵路通信的數(shù)字化過程中更好的利用即有技術(shù)條件，在更好的保證設(shè)備可靠性的同時縮短了鐵路400MHz數(shù)字通信電臺的研發(fā)周期，節(jié)省了研發(fā)成本。

附圖說明

圖1為本實(shí)用新型原理示意圖；

圖2為本實(shí)用新型數(shù)據(jù)時序轉(zhuǎn)換示意圖。

具體實(shí)施方式

為了更清楚的理解本實(shí)用新型，以下結(jié)合附圖和實(shí)施例詳細(xì)描述。

如圖1、圖2所示，一種基于CPLD的數(shù)字信道機(jī)接口電路包括CPLD芯片和帶有三態(tài)輸出的門電路芯片，其中CPLD芯片采用5M40ZE64I5N芯片，帶有三態(tài)輸出的門電路芯片采用74LV1T125芯片。

CPLD芯片的I/O Bank1部分供電引腳VCCIO1連接DC3.3V供電，I/O Bank2部分供電引腳VCCIO2連接DC1.8V供電；CPLD芯片I/O Bank1部分的1引腳、2引腳、3引腳、4引腳、5引腳分別連接ARM芯片的SSI總線幀同步SSP0_FSYNC引腳、SSI總線時鐘SSP0_SCK引腳、SSI總線數(shù)據(jù)SSP0_MOSI引腳、SSI總線數(shù)據(jù)SSP0_MISO引腳，與ARM芯片進(jìn)行數(shù)據(jù)通信；CPLD芯片I/O Bank2部分的63引腳、42引腳、62引腳分別連接數(shù)字信道機(jī)外部控制接口的SSI總線幀同步SSI_FSYNC引腳、SSI總線時鐘SSI_SCK引腳、SSI總線數(shù)據(jù)SSI_MOSI引腳；CPLD芯片的I/O Bank 2部分的60引腳連接三態(tài)輸出門電路芯片的OE引腳，控制門電路輸出狀態(tài)；三態(tài)輸出門電路芯片的輸入引腳A連接CPLD芯片I/O Bank2部分的61引腳，三態(tài)輸出門電路芯片的輸出引腳Y連接數(shù)字信道機(jī)外部控制接口的的SSI總線數(shù)據(jù)SSI_MISO引腳，作為數(shù)據(jù)傳輸通道。

以下參照圖1、圖2詳細(xì)描述本設(shè)計(jì)工作原理：CPLD芯片的I/O Bank1部分供電引腳VCCIO1連接DC 3.3V供電，I/O Bank1部分I/O引腳的信號電平為3.3V，該部分的I/O引腳作為連接ARM處理器芯片使用； CPLD芯片的I/O Bank2部分供電引腳VCCIO2連接DC 1.8V供電，I/O Bank2部分I/O引腳的信號電平為1.8V，該部分的I/O引腳作為連接數(shù)字信道機(jī)通信接口使用，從而實(shí)現(xiàn)ARM處理器芯片和數(shù)字信道機(jī)通信接口的信號電平橋接。

在數(shù)字信道機(jī)與ARM處理器進(jìn)行數(shù)據(jù)通信的SSI總線上，數(shù)字信道機(jī)為主設(shè)備，ARM處理器為從設(shè)備。CPLD芯片的引腳63作為輸入I/O接口連接數(shù)字信道機(jī)通信接口SSI總線的幀同步信號引腳SSI_FSYNC，引腳1、2作為輸出I/O接口分別連接ARM處理芯片的外部中斷輸入引腳INT0和SSI總線幀同步信號引腳SSP0_FSYNC。CPLD芯片將輸入的SSI_FSYNC信號進(jìn)行電平轉(zhuǎn)換后輸出到ARM處理器的INT0引腳，作為幀同步信號；同時在SSI_FSYNC信號基礎(chǔ)上每個周期內(nèi)增加7個有效信號，將SSI_FSYNC信號周期均分為8份，即對應(yīng)每個時隙有一個同步信號，將該信號進(jìn)行電平轉(zhuǎn)換后輸出到ARM處理器芯片的SSP0_ FSYNC引腳,作為時隙同步信號；CPLD芯片的引腳42作為輸入時鐘信號接口連接數(shù)字信道機(jī)通信接口SSI總線的時鐘信號引腳SSI_SCK，引腳3作為輸出I/O接口連接ARM處理芯片的SSI總線時鐘信號引腳SSP0_SCK。CPLD芯片將輸入的SSI_SCK信號作為自身工作時鐘，同時將SSI_SCK信號進(jìn)行電平轉(zhuǎn)換后輸出到ARM處理器的SSP0_SCK引腳,作為SSI總線時鐘信號。

CPLD芯片的引腳62作為輸入I/O接口連接數(shù)字信道機(jī)通信接口SSI總線的數(shù)據(jù)發(fā)送引腳SSI_MOSI，引腳4作為輸出I/O接口連接ARM處理芯片的SSI總線數(shù)據(jù)接收引腳SSP0_MOSI。CPLD將輸入的SSI_MOSI數(shù)據(jù)信號進(jìn)行電平轉(zhuǎn)換后輸出到ARM處理器的SSP0_ MOSI引腳。

CPLD芯片的引腳61、60作為輸出I/O接口分別連接帶有三態(tài)輸出的門電路芯片的輸入引腳A和使能引腳OE，引腳5作為輸入I/O接口連接ARM處理芯片的SSI總線數(shù)據(jù)發(fā)送引腳SSP0_MISO；帶有三態(tài)輸出的門電路芯片輸出引腳Y連接數(shù)字信道機(jī)通信接口SSI總線的數(shù)據(jù)接收引腳SSI_MISO。CPLD芯片將輸入的SSP0_MISO數(shù)據(jù)信號進(jìn)行電平轉(zhuǎn)換后輸出到門電路芯片的輸入引腳A，同時在每幀SSI總線數(shù)據(jù)的前2個時隙向門電路芯片的使能引腳OE輸出低電平信號，使時隙1、時隙2時門電路輸出為高阻態(tài)，避免對數(shù)字信道機(jī)SSI總線的時隙1、時隙2數(shù)據(jù)造成干擾；在每幀SSI總線數(shù)據(jù)的后6個時隙向門電路芯片的使能引腳OE輸出高電平信號，使時隙3至?xí)r隙8時門電路將輸入的數(shù)據(jù)透傳到數(shù)字信道機(jī)的SSI_MISO引腳。

ARM處理器芯片將SSI總線配置為16位總線，利用INT0引腳的幀同步信號對SSI總線上的數(shù)據(jù)進(jìn)行組幀處理，即可通過本接口電路實(shí)現(xiàn)與數(shù)字信道機(jī)外部通信接口的數(shù)據(jù)通信。