一種多級數字信道化接收的制造方法
【專利摘要】本發(fā)明公開了一種多級數字信道化接收機，包括雙通道高速模數轉換器、現場可編程門陣列FPGA1、及信號識別和參數估計單元，兩路中頻信號進入ADC轉換成數字信號，之后進入FPGA1中，FPGA1中采用并行結構進行兩級信道化處理，再傳輸到信號識別和參數估計單元；信號在信號識別和參數估計單元，先經FPGA2提取信號的常規(guī)特征參數并進行信號初步分選，然后將有效信號分配到DSP1、及DSP2中進行第三級信道化處理，利用快速傅氏變換計算信號的頻率、并對調制格式等參數進行識別，隨后將處理結果反饋給FPGA2，由FPGA2完成多參數關聯的信號精細分選。本發(fā)明采用了串并結合的多級信道化結構，降低了硬件資源的耗費，信道帶寬靈活可變，可適應不同帶寬信號的全概率捕獲。
【專利說明】一種多級數字信道化接收機

【技術領域】
[0001]本發(fā)明涉及信號接收領域，尤其是一種多級數字信道化接收機。

【背景技術】
[0002]寬帶數字偵察接收機接收的是非合作信號，其中信號個數、信號帶寬、信號位置都是未知且時變的，因此要求接收機具有大瞬時帶寬、高靈敏度、大動態(tài)范圍、多信號實時處理能力，且能實現監(jiān)視頻帶內信號的全概率接收，信道化接收機具備上述全部特點，因此在電子對抗等領域得到了廣泛應用。
[0003]信道化接收機中使用的信道化技術主要有:基于數字下變頻的方法和基于多相分解的DFT濾波器組的方法。當信道數目較少時，基于數字下變頻的信道化方法很有效，但是當信道數目較多時，它需要耗費較多的硬件資源?；诙嘞喾纸獾腄FT濾波器組的信道化方法由于采用多相濾波結構和FFT快速算法可以極大地減少計算量，但它的缺點是要求信道帶寬為等間隔均勻分布，且信道數目為2的整數次冪，缺乏靈活性，當接收寬帶信號時存在跨信道問題。
[0004]上述信道化方法都是均勻信道化劃分方法，因此這種信道劃分是“盲目”的。為了使信道化接收機具有高靈敏度，往往希望子帶信道帶寬盡可能的小，即盡可能地增加均勻信道化的數目；然而對于寬帶信號來說，當信號帶寬大于均勻信道化子帶信道帶寬時，將出現“跨信道”問題，此時信道卻不能隨之改變，最終不能準確地完成信號的接收。
[0005]目前對于子信道帶寬不等且非均勻信道分布的情況，通常還是采用并行的數字下變頻結構。該結構在子信道數目較大時運算量會變得很大，同時需要耗費大量的硬件資源，因此其實現也變得較為困難。
[0006]寬帶數字偵察接收機接收的是非合作信號，其中信號個數、信號帶寬、信號位置都是未知且時變的，因此要求接收機具有大瞬時帶寬、高靈敏度、大動態(tài)范圍、多信號實時處理能力，且能實現監(jiān)視頻帶內信號的全概率接收，為了滿足上述要求，寬帶數字偵察接收機采用了非均勻信道帶寬劃分的信道化接收機方案。先將寬帶信號進行均勻信道化接收，然后使用信道檢測與判別技術檢測出實際信號的帶寬，最后再使用帶寬非均勻劃分的信號重構濾波器恢復出寬帶信號。
[0007]在現有的技術方案中存在如下不足:
[0008]當接收機的帶寬變得更寬、模數轉換器的采樣時鐘頻率更高時，現有的技術方案面臨著數據處理量過大、重構濾波器設計困難的問題，硬件電路不能滿足實時數據處理的要求。
[0009]DSP和FPGA之間通過數據線和地址線的連接方案不能滿足高速率的數據傳輸要求。
[0010]子帶重構寬帶信道化的方法面臨硬件資源耗費多的問題。


【發(fā)明內容】

[0011]針對現有技術的不足，本發(fā)明提出一種低硬件耗費的、易于實現的、子信道帶寬可靈活設置的多級數字信道化接收機方案。以較少的硬件資源實現寬帶信號的信道化接收，可用于對信號數量、信號帶寬、信號位置都是未知且時變的非合作信號的全概率接收。
[0012]本發(fā)明采用如下技術方案:
[0013]一種多級數字信道化接收機，包括雙通道高速模數轉換器、現場可編程門陣列FPGA1、及信號識別和參數估計單元，信號識別和參數估計單元包括現場可編程門陣列FPGA2、兩個數字信號處理器DSPl及DSP2 ;兩路中頻信號進入雙通道高速模數轉換器轉換成數字信號，數字信號進入FPGAl中，FPGAl中采用并行結構將信道劃分為寬帶信道化、及窄帶信道化兩級信道化處理，兩級信道化過程并行運行，信道化處理后的數字信號傳輸到信號識別和參數估計單元；數字信道化處理后的信號進入信號識別和參數估計單元后，經FPGA2提取信號的常規(guī)特征參數并進行信號初步分選，然后將有效信號分配到DSP1、及DSP2中進行第三級信道化處理，利用快速傅氏變換計算信號的頻率、并對調制格式等參數進行識別，隨后再將處理結果反饋給FPGA2，由FPGA2完成多參數關聯的信號精細分選。
[0014]本發(fā)明一種多級數字信道化接收機，所述寬帶信道化分為奇信道排列、及偶信道排列兩種排列方式，窄帶信道化分為奇信道排列、及偶信道排列兩種排列方式，FPGAl動態(tài)改變?yōu)V波系數實現信道化在奇信道排列、及偶信道排列之間的切換。
[0015]本發(fā)明一種多級數字信道化接收機，所述信道化處理后的數字信號在存儲器DDR3中進行緩存，以適應FPGAl與信號識別和參數估計單元中的FPGA2之間的數據吞吐率。
[0016]本發(fā)明一種多級數字信道化接收機，所述FPGAl與FPGA2之間通過高速GTX總線和兩組并行總線Para Ports進行數據交換；FPGA2與DSP1、DSP2之間通過高速GTX總線進行數據交換；DSP1與DSP2之間通過Hyper Link接口進行數據交換。
[0017]本發(fā)明一種多級數字信道化接收機，還包括參考信號，參考信號經鎖相環(huán)PLL為雙通道高速模數轉換器提供1.8GHz的時鐘采樣頻率；參考信號經時鐘發(fā)生器后向FPGAl、及信號識別和參數估計單元提供200MHz的參考時鐘信號。
[0018]本發(fā)明的有益技術效果:
[0019]一種多級數字信道化接收機采用了串并結合的多級信道化結構，有效降低了硬件資源的耗費，信道帶寬靈活可變，可適應不同帶寬信號的全概率捕獲。

【專利附圖】

【附圖說明】
[0020]圖1為本發(fā)明的多級信道化接收機結構框圖。
[0021]圖2為帶寬的信道化結構示意圖。
[0022]圖3為串并行結構示意圖。

【具體實施方式】
[0023]結合附圖1至3，對本發(fā)明的【具體實施方式】作進一步說明:
[0024]一種多級數字信道化接收機，包括雙通道高速模數轉換器(簡稱ADC)、現場可編程門陣列FPGA1、及信號識別和參數估計單元。信號識別和參數估計單元包括現場可編程門陣列FPGA2、數字信號處理器DSP。數字信號處理器DSP有兩個，分別為第一數字信號處理器DSP1、及第二數字信號處理器DSP2。兩通道高速模數轉換器ADC的采樣時鐘頻率為1.8GHz，能實時采集數據。多級數字信道化接收機包括兩個現場可編程門陣列FPGA，為了方便區(qū)分描述，分別命名為現場可編程門陣列FPGAl (即第一現場可編程門陣列)、及現場可編程門陣列FPGA2(即第二現場可編程門陣列)。
[0025]兩路中頻信號進入雙通道高速模數轉換器ADC轉換成數字信號，數字信號進入FPGAl中，FPGAl中采用并行結構將信道劃分為寬帶信道化、及窄帶信道化兩級信道化處理，兩級信道化過程并行運行，信道化處理后的數字信號傳輸到信號識別和參數估計單元。數字信道化處理后的信號進入信號識別和參數估計單元后，經FPGA2提取信號的常規(guī)特征參數并進行信號初步分選，然后將有效信號分配到DSP1、及DSP2中進行第三級信道化處理，利用快速傅氏變換計算信號的頻率、并對調制格式等參數進行識別，隨后再將處理結果反饋給FPGA2，由FPGA2完成多參數關聯的信號精細分選。信道化處理保證數據率轉換模塊的靈活與高效，從而可以匹配不同帶寬輻射信號的接收。多級信道化結構有效地降低了硬件資源的浪費，在相同的硬件配置下，可以使接收機的帶寬變得更寬、模數轉換器的采樣時鐘頻率變的更高。
[0026]信道化處理后的數字信號在存儲器DDR3中進行緩存，以適應FPGAl與信號識別和參數估計單元中的FPGA2之間的數據吞吐率，同時傳輸到信號識別和參數估計單元。FPGA2接收到FPGAl傳輸過來的信號數據后，先提取信號常規(guī)參數并進行信號的初步分選，然后將有效信號的數據分發(fā)到DSPl和DSP2中，利用FFT等快速算法精確估計信號頻率，并對調制格式的參數進行識別，最后將處理結果返回給FPGA2。FPGA2同時承擔中控單元的功能，將信號的各種特征參數進行融合處理，完成輻射源的識別。存儲器DDR3為第三代雙倍數據率同步動態(tài)隨機存取存儲器，更省電、傳輸效率更快。
[0027]DSPl和DSP2均為八核信號處理器，即DSPl和DSP2信號處理器中均含有八個核心處理單元，FPGA2將接收的數據隨機分配給DSPl和DSP2中閑置的核心處理單元進行處理，提高了數據處理的效率。
[0028]FPGAl與FPGA2之間通過高速GTX總線和兩組并行總線Para Ports進行數據交換；FPGA2與DSP1、DSP2之間通過高速GTX總線進行數據交換；DSP1與DSP2之間通過HyperLink接口進行數據交換。Hyper Link接口為DSPl與DSP2之間提供一種高速、低延遲，弓丨腳數少的通信連接接口。數據傳輸速度比以往單一的地址數據總線更具優(yōu)勢，能滿足高速率的數據傳輸要求。
[0029]參考信號經鎖相環(huán)PLL為雙通道高速模數轉換器ADC提供1.8GHz的時鐘采樣頻率。鎖相環(huán)PLL主要有壓控振蕩器和鎖相環(huán)集成電路組成，為雙通道高速模數轉換器ADC提供穩(wěn)定的時鐘采樣頻率。參考信號經時鐘發(fā)生器后向FPGA1、及信號識別和參數估計單元提供200MHz的參考時鐘信號。
[0030]結合圖2和圖3，兩路中頻信號經雙通道高速模數轉換器ADC轉換成數字信號送入FPGA1，寬帶信道化相當于圖3中的第一級信道化處理，窄帶信道化相當于圖3中的第二級信道化處理，兩級信道化輸出數據經過帶寬及信道判別后，送入信號處理器DSPl或DSP2中進行第三級信道化處理，第三級信道化的帶寬可根據信號捕獲情況靈活設置，能最大限度避免信號跨信道的情況。
[0031]本發(fā)明多級數字信道化接收機采用了串并結合的多級信道化結構，有效降低了硬件資源的耗費。以較少的硬件資源實現寬帶信號的信道化接收，可用于對信號數量、信號帶寬、信號位置都是未知且時變的非合作信號的全概率接收。
[0032]當然，以上說明僅僅為本發(fā)明的較佳實施例，本發(fā)明并不限于列舉上述實施例，應當說明的是，任何熟悉本領域的技術人員在本說明書的指導下，所做出的所有等同替代、明顯變形形式，均落在本說明書的實質范圍之內，理應受到本發(fā)明的保護。
【權利要求】
1.一種多級數字信道化接收機，其特征在于，包括雙通道高速模數轉換器、現場可編程門陣列FPGA1、及信號識別和參數估計單元，信號識別和參數估計單元包括現場可編程門陣列FPGA2、兩個數字信號處理器DSPl及DSP2 ； 兩路中頻信號進入雙通道高速模數轉換器轉換成數字信號，數字信號進入FPGAl中，FPGAl中采用并行結構將信道劃分為寬帶信道化、及窄帶信道化兩級信道化處理，兩級信道化過程并行運行，信道化處理后的數字信號傳輸到信號識別和參數估計單元； 數字信道化處理后的信號進入信號識別和參數估計單元后，先經FPGA2提取信號的常規(guī)特征參數并進行信號初步分選，然后將有效信號分配到DSP1、及DSP2中進行第三級信道化處理，利用快速傅氏變換計算信號的頻率、并對調制格式等參數進行識別，隨后再將處理結果反饋給FPGA2，由FPGA2完成多參數關聯的信號精細分選。
2.根據權利要求1所述的一種多級數字信道化接收機，其特征在于，所述寬帶信道化分為奇信道排列、及偶信道排列兩種排列方式，窄帶信道化分為奇信道排列、及偶信道排列兩種排列方式，FPGAl動態(tài)改變?yōu)V波系數實現信道化在奇信道排列、及偶信道排列之間的切換。
3.根據權利要求1所述的一種多級數字信道化接收機，其特征在于，所述信道化處理后的數字信號在存儲器DDR3中進行緩存，以適應FPGAl與信號識別和參數估計單元中的FPGA2之間的數據吞吐率。
4.根據權利要求1所述的一種多級數字信道化接收機，其特征在于，所述FPGAl與FPGA2之間通過高速GTX總線和兩組并行總線Para Ports進行數據交換；FPGA2與DSPl、DSP2之間通過高速GTX總線進行數據交換；DSP1與DSP2之間通過Hyper Link接口進行數據交換。
5.根據權利要求1所述的一種多級數字信道化接收機，其特征在于，還包括參考信號，參考信號經鎖相環(huán)PLL為雙通道高速模數轉換器提供1.SGHz的時鐘采樣頻率；參考信號經時鐘發(fā)生器后向FPGA1、及信號識別和參數估計單元提供200MHz的參考時鐘信號。
【文檔編號】H04B1/16GK104168036SQ201410347191
【公開日】2014年11月26日 申請日期:2014年7月21日 優(yōu)先權日:2014年7月21日
【發(fā)明者】郝紹杰, 何鵬, 韓俊輝, 趙新明 申請人:中國電子科技集團公司第四十一研究所