其他申請的交叉引用

本申請要求2015年12月21日提交的標題為“calibrationcircuitforon-chipdriveandon-dieterminal（用于芯片上驅動和管芯上端子的校準電路）”的美國臨時專利申請?zhí)?2/270,344的優(yōu)先權，該申請出于所有目的通過引用被合并在此。

背景技術：

近來的用于集成電路的輸入-輸出（i/o）接口電路使用差分輸入緩沖器，在該緩沖器中將輸入信號與參考電壓vref進行比較，所述參考電壓vref等于應用到i/o接口電路的正供電電壓vddq的一半。

在諸如dram集成電路之類的一些應用中，管芯上端接（odt）被用來通過以下改進輸入信號保真度：通過在輸入信號與正供電電壓vddq之間以及在輸入信號與參考供電電壓vss（通常是接地電壓）之間提供芯片上阻抗（被稱作“端接阻抗”）。此外，在諸如dram集成電路之類的一些應用中，提供芯片外驅動器阻抗調節(jié)（ocd），以使得能夠使用芯片外電阻器作為參考阻抗把集成電路的輸出驅動強度設定到目標值。管芯上端接阻抗和輸出驅動強度（或者輸出驅動阻抗）被提供為芯片上阻抗，其中芯片上阻抗通常使用阻抗匹配方案被設定，從而在給定的參考電壓vref下把芯片上阻抗匹配到芯片外電阻器。參考電壓通常等于供電電壓vddq的一半。

在一些實現(xiàn)方式中，芯片上校準電路被使用來校準芯片上參考阻抗，該參考阻抗隨后被用來設定針對odt或ocd的芯片上阻抗。傳統(tǒng)校準電路通常實施阻抗匹配方案來設定芯片上參考阻抗，以便匹配芯片外電阻器的阻抗。正供電電壓vddq的一半的參考電壓vref被提供到集成電路，并且校準電路校準芯片上參考阻抗，以便在參考電壓vref下匹配芯片外電阻器的阻抗。一旦被校準，校準電路的芯片上參考阻抗隨后被用來設定針對管芯上端接的端接阻抗或者針對輸出驅動強度的輸出驅動器阻抗。

圖1圖示了一些示例中的校準方案，該校準方案使用阻抗匹配來設定集成電路的芯片上阻抗以便匹配芯片外電阻器。參照圖1，傳統(tǒng)校準方案涉及在正供電電壓vddq與芯片外電阻器rzq之間連接電流源或上拉電路2。在本說明書中，供電電壓vddq和vssq分別指代被用于集成電路的輸入-輸出（i/o）電路的正供電電壓和參考供電電壓。參考供電電壓vssq可以是接地電壓。另一方面，正供電電壓vdd指代被用于集成電路的內部電路的正供電電壓。正供電電壓vddq和正供電電壓vdd可以具有相同的電壓值或者可以具有不同的電壓值。

通過改變邏輯狀態(tài)以增加有源上拉元件的數(shù)目或者通過改變到上拉電路的偏置電壓來調節(jié)電流源的電流或者上拉電路2的強度，直到上拉電路2與芯片外電阻器rzq之間的共同節(jié)點zq處的電壓等于提供到集成電路的參考電壓vref為止。該參考電壓通常是供電電壓vddq的一半，也就是說vref=1/2vddq。在該情況下，上拉電路2的阻抗將等于芯片外電阻器rzq的阻抗。這是真實的，因為跨芯片外電阻器rzq和上拉電路2的電壓是相等的（即?*vddq），并且由于芯片外電阻器rzq和上拉電路2串聯(lián)連接，因此通過元件的電流也是相等的。基于歐姆定律（電阻r=v/i），上拉電路2和芯片外電阻器rzq的電阻（或阻抗）因此將是相等的。

為了設定下拉電路的阻抗，針對上拉電路2的最終邏輯狀態(tài)或偏置條件被應用到與下拉電路4串聯(lián)連接的鏡像上拉電路3。在鏡像上拉電路3的阻抗基于所應用的偏置條件被設定成等于電阻器rzq的情況下，鏡像上拉電路3可以隨后被用來使用相同的阻抗匹配原理校準下拉電路4。也就是說，調節(jié)下拉電路4的阻抗，直到共同節(jié)點5處的電壓等于作為供電電壓vddq的一半的參考電壓vref為止。然后，下拉電路4的阻抗匹配鏡像上拉電路3的阻抗，并且二者都被設定成等于芯片外電阻器rzq的阻抗。在如此校準上拉和下拉電路的情況下，該電路的邏輯狀態(tài)或偏置條件被存儲，并且隨后可以被用來把對于odt或ocd所使用的實際芯片上阻抗設定到目標值。

更具體來說，芯片上阻抗通常是使用上拉電路、下拉電路或者與下拉電路串聯(lián)連接的上拉電路來實施的。上拉電路通常被實施為并聯(lián)連接在正供電電壓vddq與輸入/輸出（i/o）節(jié)點之間的一個或多個pmos晶體管。在一些情況下，在pmos晶體管與i/o節(jié)點之間放置一個或多個電阻器。下拉電路通常被實施為并聯(lián)連接在輸出節(jié)點與參考供電電壓vssq（或接地）之間的一個或多個nmos晶體管。在一些情況下，在nmos晶體管與i/o節(jié)點之間放置一個或多個電阻器。如本文所使用的，“上拉電路1x”指代包括一個或多個并聯(lián)連接的pmos晶體管的上拉電路，該上拉電路的阻抗被設定成等于芯片外電阻器rzq的阻抗。上拉電路1x有時被稱作上拉電路單元。類似地，如本文所使用的，“下拉電路1x”指代包括一個或多個并聯(lián)連接的nmos晶體管的下拉電路，該下拉電路的阻抗被設定成等于芯片外電阻器rzq的阻抗。下拉電路1x有時被稱作下拉電路單元。

在一些示例中，校準電路對上拉電路單元和下拉電路單元進行校準，以便匹配芯片外電阻器的阻抗。舉例來說，在校準過程期間，上拉電路單元內的一個或多個晶體管被接通，以把上拉電路單元的阻抗設定成匹配芯片外電阻器rzq的阻抗。在一個示例中，對上拉電路單元中的pmos晶體管組應用數(shù)字碼，以便選擇性地接通上拉電路單元中的一個或多個pmos晶體管，從而獲得所期望的阻抗值rzq。類似地，在校準過程期間，下拉電路單元內的一個或多個晶體管被接通，以把下拉電路單元的阻抗設定成匹配芯片外電阻器rzq的阻抗。在一個示例中，對下拉電路單元中的nmos晶體管組應用數(shù)字碼，以便選擇性地接通下拉電路單元中的一個或多個nmos晶體管，從而獲得所期望的阻抗值rzq。從針對上拉電路單元的校準過程得到的數(shù)字碼可能與針對下拉電路的數(shù)字碼不是相同的。

校準電路中的上拉電路單元和下拉電路單元是虛設電路，也就是說，其并不是被用來提供用于odt的端接阻抗或者用于ocd的驅動器阻抗的實際上拉/下拉電路。代替地，針對校準電路中的虛設上拉電路和虛設下拉電路的邏輯狀態(tài)或偏置條件被存儲，并且所述邏輯狀態(tài)或偏置條件被應用到實際上拉電路和實際的下拉電路，以便生成針對管芯上端接或輸出驅動強度調節(jié)的所期望的芯片上阻抗值。舉例來說，所述邏輯狀態(tài)或偏置條件可以是被用來選擇性地接通上拉電路和下拉電路中的一個或多個晶體管的數(shù)字碼。

圖2圖示了傳統(tǒng)校準方案的結果。作為阻抗匹配校準方法的結果，當上拉電路單元6被偏置到1/2vddq的參考電壓vref時，上拉電路單元6（上拉1x）被校準成具有等于電阻器rzq阻抗的阻抗。此外，作為阻抗匹配校準方法的結果，當下拉電路單元8被偏置到1/2*vddq的參考電壓vref時，下拉電路單元8（下拉1x）被校準成具有等于電阻器rzq阻抗的阻抗。從校準電路獲得的針對上拉電路單元和下拉電路單元的偏置條件被應用到實際上拉和下拉電路，以便把實際上拉和下拉電路的阻抗設定到與芯片外電阻器的阻抗有關的目標值。

在一些示例中，為了設定針對芯片上端接或輸出驅動器阻抗的目標阻抗值，把所存儲的針對上拉電路的數(shù)字碼應用到上拉晶體管組，以便選擇性地接通一個或多個上拉晶體管，從而獲得目標阻抗值。此外，把所存儲的針對下拉電路的數(shù)字碼應用到下拉晶體管組，以便選擇性地接通一個或多個下拉晶體管，從而獲得目標阻抗值。

圖3是一些示例中的傳統(tǒng)校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器。參照圖3，校準電路20實施電流鏡方法以便校準上拉阻抗和下拉阻抗，從而在參考電壓下匹配芯片外電阻器的阻抗。在圖3的校準電路20中，pmos晶體管mp1和pmos晶體管mp2形成電流鏡。芯片外電阻器rzq在供電電壓vdd或vddq與接地之間與晶體管mp1串聯(lián)連接。晶體管mp1與電阻器rzq之間的共同節(jié)點zq耦合到比較器21，該比較器21還接收等于1/2*vddq的參考電壓vref。比較器21調節(jié)晶體管mp1的柵極偏置電壓，直到節(jié)點zq處的電壓等于參考電壓vref為止。此時，pmos晶體管mp1的阻抗被設定成等于電阻器rzq的電阻。應當注意的是，在一些情況下，用于內部電路的供電電壓vdd被用來為電流鏡晶體管mp1和mp2供電。在其他情況下，用于i/o電路的供電電壓vddq被使用。比較器21把節(jié)點zq處的電壓設定到等于參考電壓vref的1/2*vddq的值。

在pmos晶體管mp1中流動的電流（i=vref/rzq）被鏡像到與下拉電路單元22串聯(lián)連接的pmos晶體管mp2。通過晶體管mp2的電流與通過晶體管mp1的電流相同，因為晶體管mp2和晶體管mp1具有相同的尺寸并且端接電壓是相同的。比較器24操作來設定下拉電路單元22的邏輯狀態(tài)或偏置條件，使得共同節(jié)點23處的電壓等于1/2*vddq的參考電壓。此時，下拉電路單元22的阻抗被設定成等于晶體管mp2的阻抗，該晶體管mp2的阻抗等于電阻器rzq的電阻。

針對下拉電路單元22的邏輯狀態(tài)或偏置條件被應用到與上拉電路單元28串聯(lián)連接的鏡像下拉電路單元26。比較器29操作來設定上拉電路單元28的邏輯狀態(tài)或偏置條件，使得共同節(jié)點27處的電壓等于1/2*vddq的參考電壓。此時，上拉電路單元28的阻抗被設定成等于下拉電路單元26的阻抗，該下拉電路單元26的阻抗等于電阻器rzq的電阻。

通過校準電路20，獲得邏輯狀態(tài)或偏置條件，該邏輯狀態(tài)或偏置條件用于設定上拉電路單元和下拉電路單元，以便匹配芯片外電阻器rzq的阻抗。邏輯狀態(tài)或偏置條件由集成電路存儲以便被應用到被用于odt或ocd的實際上拉電路和實際下拉電路，從而獲得所期望的阻抗值。雖然圖3的校準電路20能夠應對zq節(jié)點處的大電容值，但是校準電路更容易出現(xiàn)不穩(wěn)定性，因為電流鏡和比較器可能會導致振蕩。

圖4是一些示例中的傳統(tǒng)校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器。參照圖4，在不使用電流鏡的情況下實施校準電路30，并且因此校準電路較不易發(fā)生振蕩。然而，接收芯片外電阻器的zq節(jié)點處的電容不能過大。在圖4的校準電路30中，上拉電路單元32在供電電壓vddq與接地之間與芯片外電阻器rzq串聯(lián)連接。上拉電路單元32與電阻器rzq之間的共同節(jié)點zq耦合到比較器34，該比較器34還接收等于1/2*vddq的參考電壓vref。比較器34改變上拉電路單元32的邏輯狀態(tài)或偏置條件，直到節(jié)點zq處的電壓等于參考電壓vref為止。此時，上拉電路單元32的阻抗被設定成等于電阻器rzq的電阻。

針對上拉電路單元32的邏輯狀態(tài)或偏置條件被應用到鏡像上拉電路單元36，該鏡像上拉電路單元36在供電電壓vddq與接地之間與下拉電路單元39串聯(lián)連接。比較器38操作來設定下拉電路單元39的邏輯狀態(tài)或偏置條件，使得共同節(jié)點37處的電壓等于1/2*vddq的參考電壓vref。此時，下拉電路單元39的阻抗被設定成等于電阻器rzq的電阻。

通過校準電路30，獲得邏輯狀態(tài)或偏置條件，該邏輯狀態(tài)或偏置條件用于設定上拉電路單元和下拉電路單元，以便匹配芯片外電阻器rzq的電阻。邏輯狀態(tài)或偏置條件由集成電路存儲以便被應用到被用于odt或ocd的上拉電路和下拉電路，從而獲得所期望的阻抗值。雖然圖4的校準電路30通過消除電流鏡的使用實現(xiàn)了更高的穩(wěn)定性，但是zq節(jié)點處的電容必須不大于特定值，以便確?？梢栽谒谕臅r間內完成校準。

在傳統(tǒng)集成電路中，在1/2*vddq的參考電壓vref下指定用于odt和ocd的阻抗。相應地，以上描述的傳統(tǒng)阻抗匹配校準方案在設定所期望的芯片上阻抗值方面工作良好。然而，傳統(tǒng)阻抗匹配校準方案無法在其中使用不同于1/2*vddq的參考電壓vref的應用中工作。舉例來說，在以上描述的示例中，使用相等的上拉和下拉阻抗實現(xiàn)芯片上端接。因此，1/2*vddq的參考電壓vref可以被用作跨相等的上拉和下拉阻抗的電壓。然而，在一些應用中，集成電路可以采用高側端接，在高側端接中僅提供芯片上端接阻抗到正供電電壓vddq。在該情況下，集成電路使用參考電壓vref，該參考電壓vref被設定到高于供電電壓vddq的一半的值。舉例來說，集成電路可以接收是0.7*vddq的參考電壓。

當參考電壓vref不是1/2*vddq時，傳統(tǒng)阻抗匹配校準方案無法工作，因為跨芯片外電阻器的電壓和要匹配的跨上拉/下拉電路的電壓必然是不同的。上拉和下拉電路通常是利用作為非線性設備的晶體管構造的。因此，阻抗必須在指定的參考電壓vref值下被設定，并且不能根據針對參考電壓vref=1/2*vddq校準的阻抗值準確地外插阻抗。出于這些原因，傳統(tǒng)阻抗匹配校準方案不能被有效地用來在其中參考電壓vref不等于1/2*vddq的應用中設定芯片上阻抗。在芯片上阻抗與所期望的芯片外電阻器不良好匹配的情況下，可能會導致大的誤差。

附圖說明

在后面的詳細描述和附圖中公開了本發(fā)明的各個實施例。

圖1圖示了一些示例中的校準方案，該校準方案使用阻抗匹配以用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器。

圖2圖示了傳統(tǒng)校準方案的結果。

圖3是一些示例中的傳統(tǒng)校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器。

圖4是一些示例中的傳統(tǒng)校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器。

圖5圖示了本發(fā)明的實施例中的校準電路和方法的所期望的結果。

圖6是根據本發(fā)明的實施例的校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器的電阻。

圖7是根據本發(fā)明的替換實施例的校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器的電阻。

圖8是根據本發(fā)明的替換實施例的校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器的電阻。

圖9是根據本發(fā)明的替換實施例的校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器的電阻。

圖10是圖示了一些實施例中的使用上拉電路和下拉電路實施的芯片上阻抗電路的電路圖。

具體實施方式

可以以多種方式來實施本發(fā)明，其包括作為過程；裝置；系統(tǒng)；和/或物質構成。在本說明書中，這些實現(xiàn)方式或者本發(fā)明可以采取的任何其他形式可以被稱作技術。一般來說，在本發(fā)明的范圍內可以改動所公開的處理的步驟的順序。

下面將連同圖示本發(fā)明的原理的附圖提供對本發(fā)明的一個或多個實施例的詳細描述。結合這樣的實施例來描述本發(fā)明，但是本發(fā)明不限于任何實施例。本發(fā)明的范圍僅僅受限于權利要求書，并且本發(fā)明涵蓋許多替換方案、修改和等效方案。在后面的描述中闡述了許多細節(jié)，以便提供對本發(fā)明的透徹理解。出于示例的目的而提供這些細節(jié)，并且可以在沒有這些具體細節(jié)的一些或全部的情況下根據權利要求書來實踐本發(fā)明。為了清楚起見，沒有詳細描述與本發(fā)明有關的技術領域中已知的技術材料，以便不會使本發(fā)明不必要地模糊。

在本發(fā)明的實施例中，描述了校準電路和方法，該校準電路和方法用于設定集成電路的芯片上阻抗，以便在參考電壓不等于針對i/o接口電路的正供電電壓vddq的一半的情況下匹配目標阻抗。在一些示例中，目標阻抗是集成電路的芯片外阻抗。具體來說，提供校準電路和方法以便能夠在k*vddq的參考電壓vref下實現(xiàn)準確阻抗匹配，其中k是0和1之間的數(shù)，并且vddq是被用于集成電路的輸入-輸出（i/o）電路的供電電壓。

在本發(fā)明的實施例中，用于在k*vddq的參考電壓vref下阻抗匹配的校準電路使用比例電流鏡。也就是說，調節(jié)電流鏡的尺寸以能夠在不同于一半vddq的參考電壓下實現(xiàn)阻抗匹配。在另一個實施例中，用于在k*vddq的參考電壓vref下阻抗匹配的校準電路使用比例鏡像上拉電路。也就是說，調節(jié)鏡像上拉電路的尺寸以能夠在不同于一半vddq的參考電壓下實現(xiàn)阻抗匹配。在又一個實施例中，用于k*vddq的參考電壓vref下的阻抗匹配的校準電路使用比例目標阻抗。也就是說，調節(jié)目標阻抗以能夠在不同于一半vddq的參考電壓下實現(xiàn)阻抗匹配。

在一些示例中，被校準的芯片上阻抗被用來設定使用在管芯上端接（odt）或芯片外驅動器阻抗調節(jié)（ocd）中的芯片上阻抗。更具體來說，經校準的芯片上阻抗可以被用來設定針對芯片上阻抗的阻抗值，該芯片上阻抗正被用作針對輸入端子的端接阻抗。替代地，經校準的芯片上阻抗可以被用來設定針對芯片上阻抗的阻抗值，該芯片上阻抗正被用作由目標阻抗編程的輸出端子的輸出驅動阻抗，所述目標阻抗通常是芯片外電阻器。

在本說明書中，正供電電壓vddq和參考供電電壓vssq指代被用于集成電路的輸入和輸出（i/o）電路的供電電壓。參考供電電壓vssq可以是接地電壓。正供電電壓vdd和參考供電電壓vss指代被用于集成電路的內部電路的供電電壓。參考供電電壓vss可以是接地電壓。正供電電壓vddq和正供電電壓vdd可以具有相同的電壓值或者可以具有不同的電壓值。通常來說，與供電電壓vddq和vssq相比，供電電壓vdd和vss具有更小的噪聲。

在一些示例中，當vddq和vdd電壓具有相同的電壓值時，集成電路的輸出驅動器電路由vddq和vssq供電電壓供電，而輸入緩沖器和管芯上端接阻抗由vdd和vss供電電壓供電。在另一個示例中，當vddq和vdd電壓具有不同的電壓值時，集成電路的輸出驅動器電路由vddq和vssq供電電壓供電。輸入緩沖器由vdd和vss供電電壓供電，而管芯上端接阻抗由vddq和vss供電電壓供電。

實施阻抗匹配的傳統(tǒng)校準方案只有在參考電壓等于正供電電壓vddq的一半時才提供準確的阻抗校準。當參考電壓不是供電電壓vddq的一半時，傳統(tǒng)校準方案可能導致經校準阻抗值的大的誤差。根據本發(fā)明的實施例，本發(fā)明的校準電路和方法即使對于其中參考電壓不等于1/2*vddq的情況也提供準確校準。

舉例來說，當通過使用相等的上拉和下拉阻抗（例如60歐姆上拉和60歐姆下拉）實現(xiàn)芯片上端接時，阻抗的中心在1/2*vddq附近，并且可以通過使用1/2*vddq的參考電壓vref執(zhí)行芯片上阻抗的校準。然而，在一些應用中，在僅提供芯片上端接到正供電電壓vddq即只是60歐姆上拉而沒有任何下拉的情況下，集成電路可以采用高側端接。在該情況下，參考電壓vref被設定到高于供電電壓vddq的一半的值。舉例來說，參考電壓可以是0.7*vddq。校準電路因此必須能夠在不是1/2*vddq的參考電壓下把芯片上阻抗匹配到芯片外阻抗。舉例來說，校準電路必須能夠在vref=k*vddq下（例如在vref=0.7*vddq下）把芯片上阻抗匹配到芯片外阻抗。在那些情況下，傳統(tǒng)校準電路將導致阻抗匹配的大的誤差。也就是說，所得到的芯片上阻抗將不匹配芯片外阻抗。本發(fā)明的校準電路和方法能夠實現(xiàn)k*vddq的參考電壓vref下的準確阻抗匹配，其中k不必等于0.5。

在本說明書中，芯片上阻抗通常是使用上拉電路、下拉電路或者與下拉電路串聯(lián)連接的上拉電路來實施的。圖10是圖示了一些實施例中的使用串聯(lián)連接的上拉電路和下拉電路實施的芯片上阻抗電路的電路圖。參照圖10，上拉電路150被實施為并聯(lián)連接并且隨后與電阻器r1串聯(lián)連接在正供電電壓vddq與輸入/輸出節(jié)點160之間的一個或多個pmos晶體管。在本示例中，上拉電路150包括五個pmos晶體管mp11到mp15和電阻器r1，每一個晶體管由相應的控制信號pu1到pu5控制。下拉電路180被實施為并聯(lián)連接并且隨后與電阻器r2串聯(lián)連接在輸入/輸出節(jié)點160與參考供電電壓vssq（或接地）之間的一個或多個nmos晶體管。在本示例中，下拉電路180包括五個nmos晶體管mn11到mn15和電阻器r2，每一個晶體管由相應的控制信號pd1到pd5控制。校準電路生成被應用到控制信號pu1到pu5和pd1到pd5的邏輯狀態(tài)或數(shù)字碼或偏置條件，以便控制是否要接通pmos晶體管mp11到mp15中的一個或多個以及nmos晶體管mn11到mn15中的一個或多個，從而獲得所期望的芯片上阻抗。

在圖10所示出的實施例中，上拉電阻器r1被串聯(lián)連接在pmos晶體管組mp11到mp15與輸入/輸出節(jié)點160之間。而且，下拉電阻器r2被串聯(lián)連接在nmos晶體管組mn11到mn15與輸入/輸出節(jié)點160之間。上拉電阻器r1和下拉電阻器r2是可選的，并且在芯片上阻抗電路的其他實施例中可以被省略。

如本文所使用的，“上拉電路1x”指代包括一個或多個并聯(lián)連接的pmos晶體管的上拉電路，該上拉電路的阻抗被設定成等于芯片外電阻器rzq的阻抗。上拉電路還可以包括串聯(lián)電阻器。上拉電路1x有時被稱作上拉電路單元。類似地，如本文所使用的，“下拉電路1x”指代包括一個或多個并聯(lián)連接的nmos晶體管的下拉電路，該下拉電路的阻抗被設定成等于芯片外電阻器rzq的阻抗。下拉電路還可以包括串聯(lián)電阻器。下拉電路1x有時被稱作下拉電路單元。

在本發(fā)明的實施例中，校準電路對上拉電路單元和下拉電路單元進行校準，以便匹配芯片外電阻器的阻抗。舉例來說，在校準過程期間，上拉電路單元內的一個或多個pmos晶體管被接通，以便把上拉電路單元的阻抗設定成匹配芯片外電阻器rzq的阻抗。在一個示例中，向上拉電路單元中的pmos晶體管組應用數(shù)字碼，以便選擇性地接通上拉電路單元中的一個或多個pmos晶體管，從而獲得所期望的阻抗值rzq。類似地，在校準過程期間，下拉電路單元內的一個或多個nmos晶體管被接通，以便把下拉電路單元的阻抗設定成匹配芯片外電阻器rzq的阻抗。在一個示例中，向下拉電路單元中的nmos晶體管組應用數(shù)字碼，以便選擇性地接通下拉電路單元中的一個或多個nmos晶體管，從而獲得所期望的阻抗值rzq。針對上拉電路單元獲得的數(shù)字碼或邏輯狀態(tài)可能與針對下拉電路獲得的數(shù)字碼不相同。

校準電路中的上拉電路單元和下拉電路單元是虛設電路，也就是說，其并不是被用來提供用于odt的端接阻抗或者用于ocd的驅動器阻抗的實際上拉/下拉電路。代替地，針對校準電路中的虛設上拉電路和虛設下拉電路的邏輯狀態(tài)或偏置條件被存儲，并且所述邏輯狀態(tài)或偏置條件被應用到實際上拉電路和實際的下拉電路，以便生成針對管芯上端接或輸出驅動強度調節(jié)的所期望的芯片上阻抗值。

圖5圖示了本發(fā)明的實施例中的校準電路和方法的所期望的結果。作為使用本發(fā)明的校準電路和方法執(zhí)行的校準的結果，當上拉電路單元42被偏置到k*vddq的參考電壓vref時，上拉電路單元42（上拉1x）被校準成具有等于芯片外電阻器rzq阻抗的阻抗，其中k是0和1之間的數(shù)。此外，作為使用本發(fā)明的校準電路和方法執(zhí)行的校準的結果，當下拉電路單元44被偏置到k*vddq的參考電壓vref時，下拉電路單元44（下拉1x）被校準成具有等于芯片外電阻器rzq阻抗的阻抗，其中k是0和1之間的數(shù)。

在本發(fā)明的實施例中，所述校準電路和方法可以即時地或離線執(zhí)行芯片上阻抗校準。舉例來說，本發(fā)明的校準電路和方法可以被配置成即時地執(zhí)行校準。也就是說，本發(fā)明的校準電路可以在正常集成電路操作期間在后臺進行操作。芯片上定時器可以被用來周期性地發(fā)起校準操作。在預定的時間，執(zhí)行校準序列以便校準芯片上上拉和下拉電路的阻抗，從而匹配芯片外電阻器的阻抗。隨后，所獲得的邏輯狀態(tài)或偏置條件被存儲在集成電路上，以便被應用到被用于電路操作的實際芯片上阻抗。

另一方面，本發(fā)明的校準電路和方法可以被配置成例如在集成電路被置于測試模式或設立模式時離線執(zhí)行校準。在離線校準期間，停止正常電路操作。執(zhí)行校準序列以便校準芯片上上拉和下拉電路的阻抗，從而匹配芯片外電阻器的阻抗。隨后，所獲得的邏輯狀態(tài)或偏置條件被存儲在集成電路上，以便被應用到被用于電路操作的實際芯片上阻抗。隨后可以開始正常電路操作。

圖6是根據本發(fā)明的實施例的校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器的電阻。參照圖6，校準電路50實施電流鏡方法以便校準芯片上上拉阻抗和芯片上下拉阻抗，從而匹配參考電壓下的芯片外電阻器rzq的阻抗，其中參考電壓vref是針對i/o電路的正供電電壓的k倍（vref=k*vddq），k是0和1之間的數(shù)，并且vddq是針對i/o電路的正供電電壓。舉例來說，k可以是0.7，并且參考電壓vref等于0.7*vddq。

在校準電路50中，pmos晶體管mp1和pmos晶體管mp2形成電流鏡，并且是使用相同尺寸的pmos晶體管構造的。也就是說，pmos晶體管mp1和mp2具有相同的晶體管寬度wp。pmos晶體管mp1與芯片外電阻器rzq串聯(lián)連接在供電電壓vdd與接地之間。pmos晶體管mp1充當上拉電流源晶體管。應用到pmos晶體管mp1的柵極偏置由比較器51調節(jié)以便調制由pmos晶體管mp1供應的漏極電流，使得上拉電流源與電阻器rzq之間的共同節(jié)點zq上的電壓等于供應到校準電路的參考電壓vref。當節(jié)點zq被偏置到參考電壓vref時，節(jié)點zq處的電壓等于vref=k*vddq，并且流經上拉電流源（mp1）的電流和電阻器rzq被給出為：

。

流經晶體管mp1的電流被鏡像到充當上拉電流鏡晶體管的pmos晶體管mp2。電流鏡晶體管mp2與鏡像下拉電路52串聯(lián)連接在供電電壓vdd與接地之間。下拉電路52的邏輯狀態(tài)或偏置條件由比較器54調節(jié)以便改變下拉電路52的阻抗，使得電流鏡晶體管mp2與下拉電路52之間的共同節(jié)點53上的電壓等于參考電壓vref。當節(jié)點53被偏置到參考電壓vref時，節(jié)點53處的電壓是vref=k*vddq，并且流經電流鏡晶體管mp2和鏡像下拉電路52的電流被給出為：

。

此時，鏡像下拉電路52的阻抗被設定成等于電阻器rzq的阻抗或電阻。

校準電路50包括第二上拉電流鏡晶體管mp3，該晶體管mp3與上拉電流源晶體管mp1形成電流鏡，但是相對于上拉電流源晶體管mp1的尺寸比為(1-k)/k。也就是說，pmos晶體管mp1具有晶體管寬度wp，并且pmos晶體管mp3具有晶體管寬度((1-k)k)*wp。相應地，上拉電流鏡晶體管mp3反映流經晶體管mp1的電流的(1-k)/k倍。電流鏡晶體管mp3與nmos晶體管mn1串聯(lián)連接在供電電壓vdd與接地之間。nmos晶體管mn1充當下拉電流源晶體管。應用到nmos晶體管mn1的柵極偏置由比較器56調節(jié)，以便調節(jié)由nmos晶體管mn1供應的漏極電流，使得電流鏡晶體管mp3與下拉電流源晶體管mn1之間的共同節(jié)點55上的電壓等于供應到校準電路的參考電壓vref。當節(jié)點55被偏置到參考電壓vref時，節(jié)點55處的電壓等于vref=k*vddq，并且nmos晶體管mn1的阻抗被設定成與pmos晶體管mp3的阻抗相同。流經下拉電流源（晶體管mn1）的電流是流經電阻器rzq的電流的(1-k)/k倍，并且被給出為：

。

nmos晶體管mn1和nmos晶體管mn2形成電流鏡，并且是使用相同尺寸的nmos晶體管構造的。也就是說，nmos晶體管mn1和mn2具有相同的晶體管寬度wn。下拉電流鏡晶體管mn2與上拉電路59串聯(lián)連接在供電電壓vddq與接地之間。上拉電路59的邏輯狀態(tài)或偏置條件由比較器58調節(jié)以改變上拉電路59的阻抗，使得電流鏡晶體管mn2與鏡像上拉電路59之間的共同節(jié)點57上的電壓等于參考電壓vref。當節(jié)點57被偏置到參考電壓vref時，節(jié)點57處的電壓是vref=k*vddq，而跨上拉電路59的電壓是(1-k)*vddq。流經電流鏡晶體管mn2和上拉電路59的電流被給出為：

。

也就是說，流經上拉電路59的電流是流經電阻器rzq的電流的(1-k)/k倍。因此，上拉電路59的阻抗rpu被設定成等于電阻器rzq的阻抗或電阻：

。

在如此操作校準電路的情況下，下拉電路52和上拉電路59被設定到等于電阻器rzq阻抗的阻抗。用于設定上拉電路59和下拉電路52的控制信號的邏輯狀態(tài)或偏置條件被存儲。具體來說，所述邏輯狀態(tài)或偏置條件由集成電路存儲以便被應用到用于odt或ocd的實際上拉電路和實際下拉電路，從而獲得所期望的阻抗值。

使用全尺寸上拉電路和全尺寸下拉電路的校準電路50以更好的阻抗匹配準確性實現(xiàn)了各項優(yōu)點。然而，電流鏡的使用可能使得校準電路更容易出現(xiàn)不穩(wěn)定性。

在以上描述的實施例中，比較器可以是模擬比較器或數(shù)字比較器。模擬比較器生成輸出電壓，而數(shù)字比較器生成數(shù)字碼輸出。例如在圖6中，比較器51和56是用于生成輸出電壓以便驅動電流源晶體管的模擬比較器。另一方面，比較器54和58可以是模擬或數(shù)字比較器。當被實施為數(shù)字比較器時，比較器54和58生成數(shù)字碼輸出以便控制要接通上拉或下拉電路中的多少個晶體管。當被實施為模擬比較器時，比較器54和58生成輸出電壓，所述輸出電壓控制通過上拉和下拉晶體管的電流量。

在以上描述的實施例中，pmos電流鏡晶體管mp1、mp2和mp3耦合到針對內部電路的供電電壓vdd。供電電壓vdd通常是優(yōu)選的，因為與vddq相比該供電電壓具有更小的噪聲。在其他實施例中，pmos電流鏡晶體管mp1、mp2和mp3可以耦合到針對i/o電路的供電電壓vddq。針對pmos電流鏡晶體管使用特定供電電壓對于本發(fā)明的實踐并非關鍵。

圖7是根據本發(fā)明的替換實施例的校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器的電阻。參照圖7，校準電路70以與圖6的校準電路50相同的方式被構造，不同之處在于，下拉電流鏡晶體管mn2是成比例的，而不是上拉電流鏡晶體管mp3。

在圖6的校準電路50中，上拉電流鏡晶體管mp3相對于上拉電流源晶體管mp1的尺寸比為(1-k)/k，而下拉電流鏡晶體管mn2具有與下拉電流源晶體管mn1相同的尺寸。

在圖7的校準電路70中，上拉電流鏡晶體管mp3具有與上拉電流源晶體管mp1相同的尺寸，而下拉電流鏡晶體管mn2相對于下拉電流源晶體管mn1的尺寸比為(1-k)/k。也就是說，nmos晶體管mn1具有晶體管寬度wn，并且nmos晶體管mn2具有晶體管寬度(1-k)/k*wn。相應地，下拉電流鏡晶體管mn2反映流經晶體管mn1的電流的(1-k)/k倍。

校準電路70的操作與圖6的校準電路50相同，不同之處在于，僅在校準電路的最后一個分支處生成比例電流。也就是說，流經上拉電流鏡晶體管mp3和下拉電流源晶體管mn1的電流與流經電阻器rzq的電流相同。流經下拉電流鏡晶體管mn2的電流相對于流經電阻器rzq的電流成比例并且被給出為：

。

當節(jié)點77被偏置到參考電壓vref時，節(jié)點77處的電壓等于vref=k*vddq，并且跨上拉電路79的電壓是(1-k)*vddq，并且上拉電路79的阻抗rpu被設定成等于電阻器rzq的阻抗或電阻：

。

圖8是根據本發(fā)明的替換實施例的校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器的電阻。參照圖8，校準電路100是在不使用電流鏡的情況下實施的，并且因此該校準電路較不容易出現(xiàn)不穩(wěn)定性。在圖8的校準電路100中，上拉電路102與芯片外電阻器rzq串聯(lián)連接在i/o供電電壓vddq與接地之間。在本發(fā)明的實施例中，上拉電路102是比例上拉電路。也就是說，比例上拉電路102被尺寸確定成提供上拉電路單元（或上拉電路1x）的電流的k/(1-k)倍。為了實現(xiàn)這一點，上拉電路102中的晶體管的寬度將被尺寸確定成上拉電路單元中的晶體管的寬度的k/(1-k)倍。而且，上拉電路102中的電阻器將具有上拉電路單元中的電阻器電阻的(1-k)/k倍的電阻。比例上拉電路102具有上拉電路單元（或上拉電路1x）的阻抗的(1-k)/k倍的阻抗。

更具體來說，上拉電路單元（1x）被形成為并聯(lián)連接的pmos晶體管組，其中每一個pmos晶體管具有晶體管寬度wp。比例上拉電路102被形成為并聯(lián)連接的pmos晶體管組，其中每一個pmos晶體管的晶體管寬度是wp的k/(1-k)倍。結果，比例上拉電路中的pmos晶體管的電阻是上拉電路單元（1x）中的pmos晶體管的電阻的(1-k)/k倍。

比例上拉電路102與電阻器rzq之間的共同節(jié)點zq耦合到比較器104，比較器104還接收等于k*vddq的參考電壓vref。比較器104改變比例上拉電路102的邏輯狀態(tài)或偏置條件，直到節(jié)點zq處的電壓等于參考電壓vref為止。跨比例上拉電路102的電壓是(1-k)vddq，其是跨電阻器rzq的電壓的(1-k)/k倍。此時，比例上拉電路102的阻抗被設定成等于電阻器rzq的電阻的(1-k)/k倍。也就是說，比例上拉電路102的阻抗rpu被給出為：

。

針對比例上拉電路102的邏輯狀態(tài)或偏置條件被存儲，并且被用來設定實際上拉電路的阻抗，諸如把上拉電路單元（1x）的阻抗設定到電阻器rzq的電阻。由于上拉電路單元的阻抗是比例上拉電路102的阻抗的k/(1-k)倍，因此當針對比例上拉電路102的邏輯狀態(tài)或偏置條件被應用到上拉電路單元（1x）時，上拉電路單元的阻抗r1x將被如下設定到電阻器rzq的電阻：

。

針對比例上拉電路102的邏輯狀態(tài)或偏置條件被應用來驅動鏡像上拉電路106，該鏡像上拉電路106與下拉電路單元（1x）109串聯(lián)連接在供電電壓vddq與接地之間。鏡像上拉電路106是比例上拉電路，其方式與比例上拉電路102相同。也就是說，比例上拉電路106被尺寸確定為上拉電路單元（或上拉電路1x）的強度的k/(1-k)倍。與此同時，下拉電路109是單元尺寸確定的下拉電路1x。比較器108操作來設定下拉電路單元109的邏輯狀態(tài)或偏置條件，使得共同節(jié)點107處的電壓等于k*vddq的參考電壓vref。此時，下拉電路單元109的阻抗rpd被設定成等于電阻器rzq的電阻：

。

與使用電流鏡的圖6和7的校準電路相比，圖8的校準電路實現(xiàn)了改進的穩(wěn)定性。然而，在所述校準電路中使用的上拉電路是成比例的，并且因此所述上拉電路的尺寸與實際上拉電路單元相比是不同的。然而，上拉電路的尺寸被選擇成使得當比例上拉電路的邏輯狀態(tài)和偏置條件被應用到上拉電路單元（1x）時，獲得電阻rzq的所期望的阻抗值。

圖9是根據本發(fā)明的替換實施例的校準電路的電路圖，該校準電路用于設定集成電路的芯片上阻抗以便匹配芯片外電阻器的阻抗。參照圖9，校準電路120以與圖8的校準電路100相同的方式被構造，不同之處在于，使用了比例芯片外電阻，并且使用上拉電路單元和下拉電路單元的倍數(shù)作為上拉和下拉電路。

在圖9的校準電路120中，上拉電路122與芯片外電阻器rzq1串聯(lián)連接在i/o供電電壓vddq與接地之間。在本發(fā)明的實施例中，芯片外電阻器rzq1具有是rzq的目標電阻值的比例的電阻值。更具體來說，芯片外電阻器rzq1的電阻被給出為：

其中，rzq表示對于上拉電路單元（1x）和下拉電路單元（1x）所期望的目標電阻。

此外，在本發(fā)明的實施例中，上拉電路122是上拉電路單元的2x倍。也就是說，上拉電路122是使用并聯(lián)連接的兩個上拉電路單元（1x）構造的。鏡像上拉電路122與電阻器rzq1之間的共同節(jié)點zq耦合到比較器124，比較器124還接收等于k*vddq的參考電壓vref。比較器124改變上拉電路122的邏輯狀態(tài)或偏置條件，直到節(jié)點zq處的電壓等于參考電壓vref為止。跨上拉電路122（2x）的電壓是(1-k)*vddq。此時，上拉電路122（2x）的阻抗被如下設定成等于rzq/2：

。

針對上拉電路122的邏輯狀態(tài)或偏置條件被存儲并且被用來設定實際上拉電路的阻抗，諸如把上拉電路單元（1x）的阻抗設定到電阻器rzq的電阻。由于上拉電路單元的阻抗是上拉電路（2x）122的阻抗的2倍，因此當針對上拉電路（2x）122的邏輯狀態(tài)或偏置條件被應用到上拉電路單元（1x）時，上拉電路單元的阻抗將被設定到目標電阻rzq。

針對上拉電路122的邏輯狀態(tài)或偏置條件被應用來驅動上拉電路126，該上拉電路126與下拉電路129串聯(lián)連接在供電電壓vddq與接地之間。上拉電路126是上拉電路單元的10*k倍。與此同時，下拉電路129是下拉電路單元的10*(1-k)倍。比較器128操作來設定下拉電路129的邏輯狀態(tài)或偏置條件，使得共同節(jié)點127處的電壓等于k*vddq的參考電壓vref。

流經芯片外電阻器rzq1的電流被給出為：

。

與此同時，流經下拉電路129的電流被給出為：

。

當公共節(jié)點127被設定成等于k*vddq的參考電壓vref時，下拉電路129的阻抗rpd被如下設定成等于rzq/(10(1-k))：

。

針對下拉電路129的邏輯狀態(tài)或偏置條件被存儲，并且被用來設定實際下拉電路的阻抗，諸如把下拉電路單元（1x）的阻抗設定到電阻器rzq的電阻。由于下拉電路單元的阻抗是下拉電路129的阻抗的10(1-k)倍，因此當針對下拉電路129的邏輯狀態(tài)或偏置條件被應用到下拉電路單元（1x）時，下拉電路單元的阻抗將被設定到目標電阻rzq。

圖9的校準電路120在其中可以使用定制芯片外電阻值的情況下是有用的。在一些應用中，芯片外電阻值必須與行業(yè)內的通用數(shù)據表所規(guī)定的目標電阻值rzq相同。在那些情況下，圖9的校準電路120不能被使用。然而在其他應用中，當芯片外電阻值可以被定制并且設定為目標電阻值rzq的比例時，則可以有利地應用校準電路120。校準電路120的顯著特征是使用上拉/下拉電路單元的倍數(shù)而不是使用比例上拉/下拉電路。使用上拉/下拉電路單元的倍數(shù)使校準電路120能夠與使用比例上拉/下拉電路時相比實現(xiàn)更準確的阻抗匹配。

在校準電路120中，上拉電路和下拉電路被選擇成上拉/下拉電路單元的2倍或10*k倍或10*(1-k)倍。在其他實施例中，可以在適當情況下使用其他尺寸比例以生成所期望的阻抗值，其隨后可以被變換成上拉和下拉電路單元。

此外，在以上描述的實施例中，校準電路被描述為被用來校準集成電路的芯片上阻抗，以便匹配芯片外阻抗或芯片外電阻器。在其他實施例中，校準電路可以被用來校準集成電路的芯片上阻抗以便匹配任何目標阻抗，其中目標阻抗可以是芯片外電阻器、芯片上電阻器或者集成電路的芯片上阻抗。要匹配的目標阻抗的確切結構對于本發(fā)明的實踐并非關鍵。

雖然出于理解清楚的目的描述了前述實施例的一些細節(jié)，但是本發(fā)明不限于所提供的細節(jié)。存在實施本發(fā)明的許多替換方式。所公開的實施例是說明性而非限制性的。