專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及把晶體管的溝道體用做存儲節(jié)點，動態(tài)地進行數(shù)據(jù)存儲的半導(dǎo)體存儲器件。
背景技術(shù)：
現(xiàn)有的DRAM由MOS晶體管和電容器構(gòu)成存儲單元。DRAM的微細化由于采用溝槽電容器構(gòu)造或堆疊電容器構(gòu)造而獲得很大發(fā)展?，F(xiàn)在，單位存儲單元的大小(單元尺寸)，設(shè)最小加工尺寸為F，可以縮小到2F×4F＝8F2的面積。即，最小加工尺寸F隨著產(chǎn)品的世代更新一起變小，在一般把單元尺寸設(shè)為αF2時，系數(shù)α也隨著產(chǎn)品的世代更新而變小，在F＝0.18微米的現(xiàn)在，已經(jīng)實現(xiàn)了α＝8。
為了確保今后也與以往不變的單元尺寸或芯片尺寸的趨勢，在F＜0.18微米的情況下，要求滿足α＜8，而在F＜0.13微米的情況下，則要求滿足α＜6，與微細加工一起如何小面積地形成單元尺寸成了一個大課題。為此，人們提出了把一個晶體管/一個電容器的存儲單元作成為6F2或4F2大小的種種方案。但是，存在著必須把晶體管作成為縱型這種技術(shù)上的困難或與相鄰的存儲單元間的電干擾會變大這樣的問題，以及加工或膜生長等的制造技術(shù)上的困難，實用化是不容易的。

發(fā)明內(nèi)容
于是，本發(fā)明的目的之一在于提供可以用簡單的晶體管構(gòu)造的存儲單元動態(tài)地存儲數(shù)據(jù)的半導(dǎo)體存儲器件。
本發(fā)明的第1方面(圖19A)，是一種具有用來構(gòu)成存儲單元(MC)的多個MIS晶體管的半導(dǎo)體存儲器件，其特征在于各MIS晶體管具備半導(dǎo)體層(12)；
在上述半導(dǎo)體層上形成的源區(qū)(15)；在上述半導(dǎo)體層上與上述源區(qū)分離開形成的漏區(qū)(14)，使上述源區(qū)和上述漏區(qū)之間的上述半導(dǎo)體層變成為浮置狀態(tài)的溝道體；用來在上述溝道體上形成溝道的第1柵極(13)；用來借助于電容耦合控制上述溝道體電位的第2柵極(20)；在上述溝道體的上述第2柵極一側(cè)形成的高濃度區(qū)(21)，具有比上述溝道體的雜質(zhì)濃度還高的雜質(zhì)濃度，上述MIS晶體管，動態(tài)地存儲把上述溝道體設(shè)定為第1電位的第1數(shù)據(jù)狀態(tài)和把上述溝道體設(shè)定為第2電位的第2數(shù)據(jù)狀態(tài)。
本發(fā)明的第2方面(圖25A)，是一種具有用來構(gòu)成存儲單元(MC)的多個MIS晶體管的半導(dǎo)體存儲器件，其特征在于各MIS晶體管具備半導(dǎo)體層(12)；在上述半導(dǎo)體層上形成的源區(qū)(15)；在上述半導(dǎo)體層上與上述源區(qū)分離開形成的漏區(qū)(14)，使上述源區(qū)和上述漏區(qū)之間的上述半導(dǎo)體層變成為浮置狀態(tài)的溝道體；用來在上述溝道體上形成溝道的第1柵極(13)，上述MIS晶體管，在溝道電流從上述源區(qū)(15)向上述漏區(qū)(14)流的情況，和溝道電流從上述漏區(qū)(14)向上述源區(qū)(15)流的情況下，即便是向上述第1柵極提供同一電位的情況下，也具有不同的特性，而且，上述MIS晶體管，借助于在漏極結(jié)附近產(chǎn)生碰撞離子化或者借助于由上述第1柵極感應(yīng)出來的漏極漏電流，動態(tài)地存儲把上述半導(dǎo)體層設(shè)定為第1電位的第1數(shù)據(jù)狀態(tài)和在上述漏區(qū)與上述溝道體之間流以正向偏置電流把上述半導(dǎo)體層設(shè)定為第2電位的第2數(shù)據(jù)狀態(tài)。
本發(fā)明的第3方面(圖1+圖3)，是一種具有用來構(gòu)成存儲單元(MC)的多個MIS晶體管的半導(dǎo)體存儲器件，其特征在于各MIS晶體管具備半導(dǎo)體層(12)；在上述半導(dǎo)體層上形成的源區(qū)(15)；在上述半導(dǎo)體層上與上述源區(qū)分離開形成的漏區(qū)(14)，使上述源區(qū)和上述漏區(qū)之間的上述半導(dǎo)體層變成為浮置狀態(tài)的溝道體；用來在上述溝道體上形成溝道的第1柵極(13)，上述MIS晶體管，采用流動歸因于給柵極(13)加上負電位而感應(yīng)出來的漏極漏電流的辦法，動態(tài)地存儲把上述半導(dǎo)體層設(shè)定為第1電位的第1數(shù)據(jù)狀態(tài)和在上述漏區(qū)(14)與上述溝道體之間流以正向偏置電流把上述溝道體設(shè)定為第2電位的第2數(shù)據(jù)狀態(tài)。


圖1的剖面圖示出了根據(jù)本發(fā)明的基本概念得到的DRAM單元的基本構(gòu)造。
圖2是同上存儲單元的等效電路。
圖3是使用同上存儲單元構(gòu)成DRAM的存儲單元陣列的情況下的布局。
圖4A是圖3的A-A’剖面圖。
圖4B是圖3的B-B’剖面圖。
圖5示出了同上存儲單元的字線電位和溝道體電位的關(guān)系。
圖6是用來說明同上存儲單元的讀出方式的說明圖。
圖7是用來說明同上存儲單元的另一讀出方式的說明圖。
圖8示出了同上DRAM的‘1’數(shù)據(jù)讀出/刷新的動作波形。
圖9示出了同上DRAM的‘0’數(shù)據(jù)讀出/刷新的動作波形。
圖10示出了同上DRAM的‘1’數(shù)據(jù)讀出/‘0’數(shù)據(jù)寫入的動作波形。
圖11示出了同上DRAM的‘0’數(shù)據(jù)讀出/‘1’數(shù)據(jù)寫入的動作波形。
圖12示出了同上DRAM的另一讀出方式的‘1’數(shù)據(jù)讀出/刷新的動作波形。
圖13示出了同上DRAM的另一讀出方式的‘0’數(shù)據(jù)讀出/刷新的動作波形。
圖14示出了同上DRAM的另一讀出方式的‘1’數(shù)據(jù)讀出/‘0’數(shù)據(jù)寫入的動作波形。
圖15示出了同上DRAM的另一讀出方式的‘0’數(shù)據(jù)讀出/‘1’數(shù)據(jù)寫入的動作波形。
圖16示出了由同上DRAM單元的‘0’寫入/讀出的模擬得到的溝道體電位變化。
圖17示出了由同上DRAM單元的‘1’寫入/讀出的模擬得到的溝道體電位變化。
圖18示出了由同上模擬實施的‘0’、‘1’數(shù)據(jù)的讀出時的漏極電流-柵極電壓特性。
圖19A的剖面圖示出了實施例1的存儲單元的構(gòu)造。
圖19B示出了把圖19A所示的存儲單元排列成矩陣的存儲單元陣列的等效電路。
圖19C示出了把圖19A所示的存儲單元排列成矩陣的布局。
圖19D是圖19C的A-A’剖面圖。
圖19E是圖19C的B-B’剖面圖。
圖19F的斜視圖示出了實施例1的存儲單元的變形例。
圖19G是圖19F的A-A’剖面圖。
圖19H是圖19F的B-B’剖面圖。
圖19I示出了把圖19F所示的存儲單元排列成矩陣的存儲單元的布局。
圖19J是圖19I的A-A’剖面圖。
圖19K是圖19I的B-B’剖面圖。
圖19L是圖19I的C-C’剖面圖。
圖19M的斜視圖示出了實施例1的存儲單元的另一個變形例。
圖19N是圖19M的存儲單元的B-B’剖面圖。
圖20的剖面圖示出了實施例2的DRAM單元的構(gòu)造。
圖21是實施例3的存儲單元陣列的平面圖。
圖22是圖21的A-A’剖面圖。
圖23是實施例4的存儲單元陣列的平面圖。
圖24是圖23的A-A’剖面圖。
圖25A的剖面圖示出了實施例5的存儲單元的構(gòu)造。
圖25B的模式圖示出的是在圖25A所示的存儲單元中，給漏區(qū)加上正電位，給柵極加上正電位，使源區(qū)接地的情況下的存儲單元的狀態(tài)。
圖25C的模式圖示出的是在圖25A所示的存儲單元中，給漏區(qū)加上負電位，給柵極加上正電位，使源區(qū)接地的情況下的存儲單元的狀態(tài)。
圖26示出了同上實施例的存儲單元的特性。
圖27的剖面圖示出了實施例6的存儲單元的構(gòu)造。
圖28的剖面圖示出了實施例6的存儲單元的另外的構(gòu)造。
圖29A是SGT構(gòu)造的存儲單元使用柵極偏移構(gòu)造的情況下的存儲單元陣列的平面圖(實施例6)。
圖29B是圖29A的存儲單元陣列的A-A’剖面圖。
圖30A是在實施例3中，導(dǎo)入了柵極偏移構(gòu)造的情況下的存儲單元陣列的平面圖(實施例6)。
圖30B是圖30A的存儲單元陣列的A-A’剖面圖。
圖30C是在實施例4中，導(dǎo)入了柵極偏移構(gòu)造的情況下的存儲單元陣列的平面圖(實施例6)。
圖30D是圖30C的存儲單元陣列的A-A’剖面圖。
圖31的特性圖示出了MISFET的GIDL電流。
圖32是使用GIDL電流的‘1’寫入/讀出的動作波形圖。
圖33是實施例8的存儲單元陣列的平面圖。
圖34A是圖33的A-A’剖面圖。
圖34B是圖33的B-B’剖面圖。
圖35A的波形圖示出的是用不同的電位驅(qū)動第1柵極和第2柵極的情況下的存儲單元的寫入動作(實施例9)。
圖35B的波形圖示出的是用同一電位驅(qū)動第1柵極和第2柵極的情況下的存儲單元的寫入動作(實施例9)。
圖35C示出了用來產(chǎn)生圖35B的寫入動作波形的字線驅(qū)動器和行譯碼器的電路構(gòu)成的一個例子。
圖35D示出了圖35C所示的字線驅(qū)動器的變形例。
圖35E示出了對于存儲單元陣列配置上圖35C或圖35D所示的行譯碼器和字線驅(qū)動器的情況下的布局的一個例子(單側(cè)配置)。
圖35F示出了對于存儲單元陣列配置上圖35C或圖35D所示的行譯碼器和字線驅(qū)動器的情況下的布局的一個例子(兩側(cè)配置)。
圖35G示出了用來產(chǎn)生圖35A的寫入動作波形的字線驅(qū)動器和行譯碼器的電路構(gòu)成的一個例子。
圖35H示出了圖35G所示的字線驅(qū)動器的變形例。
圖35I示出了對于存儲單元陣列配置上圖35G或圖35H所示的行譯碼器和字線驅(qū)動器的情況下的布局的一個例子(在對于由第1字線和第2字線構(gòu)成的一對字線，左右交互地設(shè)置行譯碼器和字線驅(qū)動器的情況)。
圖35J示出了對于存儲單元陣列配置上圖35G或圖35H所示的行譯碼器和字線驅(qū)動器的情況下的布局的一個例子(在一側(cè)設(shè)置第1字線用的行譯碼器和字線驅(qū)動器，在另一側(cè)設(shè)置第2字線的行譯碼器和字線驅(qū)動器的情況)。
圖35K示出了在采用圖35J所示的布局的情況下的第1字線用的行譯碼器和字線驅(qū)動器的電路構(gòu)成的一個例子。
圖35L示出了在采用圖35J所示的布局的情況下的第2字線用的行譯碼器和字線驅(qū)動器的電路構(gòu)成的一個例子。
圖35M示出了圖35K所示的字線驅(qū)動器的變形例。
具體實施例方式
以下，參看附圖，說明本發(fā)明的實施例。
圖1示出了后邊要講的各個實施例的DRAM的單位存儲單元的基本剖面構(gòu)造，圖2示出了其等效電路。存儲單元MC，由SOI構(gòu)造的n溝MIS晶體管構(gòu)成，就是說，使用在硅襯底10上邊作為絕緣膜形成硅氧化膜11，在該硅氧化膜11上邊形成p型硅層12的SOI襯底。在該襯底的硅層12上邊，中間存在著柵極氧化膜16地形成柵極電極13，在柵極電極13上自對準地形成n型源極、漏極擴散層14、15。
源極、漏極14、15被形成為深達底部的硅氧化膜11的深度。因此，由p型硅層12構(gòu)成的溝道體，只要用氧化膜進行溝道方向(與圖的紙面垂直的方向)的隔離，就會變成為底面和溝道寬度方向的側(cè)面就可以彼此隔離，溝道長度方向進行pn結(jié)隔離的浮置狀態(tài)。
在使該存儲單元MC進行矩陣排列的情況下，柵極13被連接到字線WL上，源極15被連接到固定電位線(接地電位線)上，漏極14則被連接到位線BL上。
圖3示出了存儲單元陣列的布局，圖4A、4B分別示出了圖3的A-A’、B-B’剖面圖。p型硅層12，借助于硅氧化膜21的填埋，被形成為網(wǎng)格狀。就是說，被排列為使共有漏極的2個晶體管的區(qū)域在字線WL方向上用硅氧化膜22進行器件隔離。或者也可以采用對硅層12進行刻蝕的辦法取代硅氧化膜22的填埋，進行橫向的器件隔離。柵極13在一個方向上連續(xù)地形成，它將成為字線WL。源極15，在字線WL方向上連續(xù)地形成，它將變成為固定電位(共通源極線)。
晶體管上邊用層間絕緣膜23被覆，在其上邊形成位線BL。位線BL被配設(shè)為與2個晶體管所共有的漏極14接觸，與字線WL進行交叉。另外，為了降低源極15的固定電位線(共通源極線)的布線電阻，也可以在位線BL的上邊或下邊形成與字線平行的金屬布線，對于每一條位線都把它連接到固定電位線上。
借助于此，作為各個晶體管的溝道體的硅層12，借助于氧化膜使底面和溝道寬度向方向的側(cè)面彼此隔離，在溝道長度方向上則借助于pn結(jié)進行隔離而得以保持浮置狀態(tài)。
這樣一來，在該存儲單元這里構(gòu)成的情況下，假定用最小加工尺寸F的節(jié)距形成字線WL和位線BL，則單位單元面積，就如在圖3中用虛線所示的那樣，將變成為2F×2F＝4F2。
由該n溝型MIS晶體管構(gòu)成的存儲單元MC的動作原理，利用作為MIS晶體管溝道體的(與別的區(qū)域進行絕緣隔離的p型硅層12)的多數(shù)載流子的空穴的積累。就是說，采用使晶體管在五極管區(qū)域中進行動作的辦法，從漏極14流以大的電流，在漏極14附近產(chǎn)生碰撞離子化。使作為歸因于該碰撞離子化而產(chǎn)生的多數(shù)載流子(空穴)保持在p型硅層12內(nèi)，把該空穴積累狀態(tài)例如當(dāng)作數(shù)據(jù)‘1’。把使漏極14與p型硅層12間的pn結(jié)正向偏置，向漏極一側(cè)放出p型硅層12的過剩的空穴的狀態(tài)當(dāng)作數(shù)據(jù)‘0’狀態(tài)。
數(shù)據(jù)‘0’、‘1’定為溝道體的電位之差，因此可以作為晶體管的閾值之差進行存儲。就是說，歸因于空穴積累溝道體電位高的數(shù)據(jù)‘1’狀態(tài)的閾值電壓Vth1比數(shù)據(jù)‘0’狀態(tài)的閾值電壓Vth0還低。為了保持已在溝道體內(nèi)積累了作為多數(shù)載流子的空穴的‘1’數(shù)據(jù)狀態(tài)，就必須給字線加上負的偏置電壓。該數(shù)據(jù)保持狀態(tài)，從理論上說，只要在線性區(qū)域內(nèi)進行讀出動作，而且，只要不進行相反的數(shù)據(jù)寫入動作(擦除)，則即便是進行讀出動作也不會改變。就是說，與利用電容器的電荷積累的1個晶體管/1個電容器的DRAM不同，可以進行非破壞讀出。
數(shù)據(jù)讀出方式，可以考慮若干種方式。字線電位Vwl與溝道體電位VB的關(guān)系，是與數(shù)據(jù)‘0’、‘1’的關(guān)系，變成為圖5那樣。因此，數(shù)據(jù)讀出的第1方法，利用這樣的做法把成為數(shù)據(jù)‘0’、‘1’的閾值電壓Vth0、Vth1的中間的讀出電位提供給字線WL，如果是‘0’數(shù)據(jù)的存儲單元則電流不流動，如果是‘1’數(shù)據(jù)的存儲單元則電流流動。具體地說，例如，先使位線BL預(yù)充電到規(guī)定的電位VBL，然后再驅(qū)動字線WL。借助于此，如圖6所示，在‘0’數(shù)據(jù)的情況下，位線預(yù)充電電位VBL不會變化，在‘1’數(shù)據(jù)的情況下，則預(yù)充電電位VBL將降低。
第2讀出方式，利用的是在使字線WL上升之后，再向位線BL供給電流，并根據(jù)‘0’、‘1’的導(dǎo)通度使位線電位的上升速度不同。簡單地說，先使位線BL預(yù)充電到0V，如圖7所示，使字線WL上升，供給位線電流。這時，采用利用虛設(shè)單元檢測位線的電位上升之差的辦法，就可以進行數(shù)據(jù)判別。
第3讀出方式，是這樣的方式讀出使位線BL箝位到規(guī)定的電位時的、在‘0’、‘1’時不同的位線電流之差。雖然要想讀出電位差，需要電流-電壓變換電路，但是最終要對電位差進行差分放大形成讀出輸出。
在本發(fā)明中，要想選擇性地寫入‘0’數(shù)據(jù)，就是說要想在存儲單元陣列中僅僅從那些由被選中的字線WL和位線BL的電位選中的存儲單元的溝道體內(nèi)放出空穴，從本質(zhì)上說將變成為字線WL和溝道體之間的電容耦合。在數(shù)據(jù)‘1’的情況下，在溝道體內(nèi)積累有空穴的狀態(tài)，必須把字線偏置到足夠負的方向，使存儲單元的柵極和溝道體間的電容，在變成為柵極氧化膜電容的狀態(tài)(就是說，在表面上尚未形成耗盡層的狀態(tài))下進行保持。
此外，寫入動作，理想的是‘0’和‘1’都變成為脈沖寫入以減少功耗。在‘0’寫入時，雖然空穴電流從被選晶體管的溝道體向漏極流，電子電流從漏極向溝道體流，但是空穴卻不可能向溝道體內(nèi)注入。
說明更具體的動作波形。圖8到圖11，是使用借助于被選單元的位線的有無放電進行數(shù)據(jù)判別的第1讀出方式的情況下的讀出/刷新和讀出/寫入的動作波形。
圖8和圖9，分別是‘1’數(shù)據(jù)和‘0’數(shù)據(jù)的讀出/刷新動作。一直到時刻t1為止，是數(shù)據(jù)保持狀態(tài)(非被選狀態(tài))，向字線WL供給負電位。在時刻t1處使字線WL上升到正的規(guī)定的電位。這時字線電位，設(shè)定在‘0’、‘1’數(shù)據(jù)的閾值Vth0、Vth1之間。借助于此，在‘1’數(shù)據(jù)的情況下，已預(yù)充電的位線BL將因放電而變成為低電位。在‘0’數(shù)據(jù)的情況下，位線電位VBL得以保持。借助于此，就可以判別‘1’、‘0’數(shù)據(jù)。
然后，在時刻t2處，字線WL的電位變得更高，同時，在讀出數(shù)據(jù)為‘1’的情況下，就向位線BL供給正電位(圖8)，在讀出數(shù)據(jù)為‘0’的情況下，就向位線BL供給負電位(圖9)。借助于此，在被選存儲單元為‘1’數(shù)據(jù)的情況下，歸因于五極管動作就會流動大的溝道電流因而產(chǎn)生碰撞離子化，因向溝道體內(nèi)注入保持過剩的空穴而可以再次寫入數(shù)據(jù)‘1’。在‘0’數(shù)據(jù)的情況下，漏極結(jié)變成為正向偏置，因而可以再次寫入在溝道體內(nèi)不保持過剩的空穴的‘0’數(shù)據(jù)。
接著，在時刻t3處，使字線WL偏置到負方向，結(jié)束讀出/刷新動作。在連接到與進行‘1’數(shù)據(jù)讀出存儲單元同一位線BL上的其它的非被選存儲單元的情況下，字線WL為負電位，因此溝道體保持負電位，不會發(fā)生碰撞離子化。在連接到與進行‘0’數(shù)據(jù)讀出的存儲單元同一位線BL上的其它的非被選存儲單元的情況下，字線WL仍然保持負電位，不會發(fā)生空穴放出。
圖10和圖11，是由同上讀出方式進行的分別為‘1’數(shù)據(jù)和‘0’數(shù)據(jù)的讀出/寫入動作。在圖10和圖11中的時刻t1處的讀出動作，分別與圖8和圖9是一樣的。在讀出后，在時刻t2處使字線WL變成為更高的電位，在向同一被選單元寫入‘0’數(shù)據(jù)的情況下，同時，向位線BL提供負電位(圖10)，在寫入‘1’數(shù)據(jù)的情況下，則向位線BL提供正電位(圖11)。借助于此，在已提供‘0’數(shù)據(jù)的單元的情況下，漏極結(jié)將變成為正向偏置，可以放出溝道體的空穴。在提供‘1’數(shù)據(jù)的單元的情況下，在漏極附近將產(chǎn)生碰撞離子化，在溝道體內(nèi)得以保持過剩空穴。
圖12到圖15，是使用使BL預(yù)充電到0V，在進行了字線選擇后，向位線BL供給電流，借助于位線BL的電位上升速度進行數(shù)據(jù)判別的讀出方式的情況下的讀出/刷新和讀出/寫入的動作波形。
圖12和圖13，分別是‘1’數(shù)據(jù)和‘0’數(shù)據(jù)的讀出/刷新動作。在時刻t1處使保持于負電位的字線WL上升至正電位。這時的字線電位，如圖7所示，要設(shè)定為比‘0’、‘1’數(shù)據(jù)的Vth0、Vth1都高的值?；蛘?，也可以與第1讀出方式同樣，把字線電位設(shè)定于‘0’、‘1’數(shù)據(jù)的閾值Vth0、Vth1之間。接著，在時刻t2向位線供給電流。借助于此，在‘1’數(shù)據(jù)的情況下，因存儲單元導(dǎo)通得深而使位線BL的電位上升小(圖12)，在‘0’數(shù)據(jù)的情況下，存儲單元的電流小(或沒有電流)，位線電位急速地上升。借助于此，就可以判別‘1’、‘0’數(shù)據(jù)。
然后，在時刻t3，在讀出數(shù)據(jù)為‘1’的情況下，向位線BL提供正電位(圖12)，在讀出數(shù)據(jù)為‘0’的情況下則向位線BL提供負電位(圖13)。借助于此，在被選存儲單元為‘1’數(shù)據(jù)的情況下，因漏極電流流動產(chǎn)生碰撞離子化，向溝道體內(nèi)注入保持過剩空穴而得以再次寫入‘1’數(shù)據(jù)。在‘0’數(shù)據(jù)的情況下，漏極結(jié)變成為正向偏置，可以再次寫入在溝道體內(nèi)沒有過剩的空穴的‘0’數(shù)據(jù)。
在時刻t4，使字線WL偏置到負方向，結(jié)束讀出/刷新動作。
圖14和圖15，是使用同一讀出方式的分別為‘1’數(shù)據(jù)和‘0’數(shù)據(jù)的讀出/寫入動作。在圖14和圖15中的時刻t1和t2處的讀出動作分別與圖12和圖13是同樣的。在讀出后，在向同一被選單元寫入‘0’數(shù)據(jù)的情況下，向位線BL提供負電位(圖14)，在寫入‘1’數(shù)據(jù)的情況下，向位線BL提供正電位(圖15)。借助于此，在被給予‘0’數(shù)據(jù)的單元中，漏極結(jié)變成為正向偏置，放出溝道體的過?？昭āＴ诒唤o予‘1’數(shù)據(jù)的單元中，因流過大的漏極電流而在漏極附近產(chǎn)生碰撞離子化，可以向溝道體內(nèi)注入保持過?？昭ā?br> 如上所述，本發(fā)明存儲單元MC，用具有與別的單元電隔離的浮置的溝道體的簡單的MIS晶體管構(gòu)成，實現(xiàn)4F2的單元尺寸是可能的。此外，浮置的溝道體的電位控制，利用來自柵極電極的電容耦合，源極也是固定電位。就是說，讀出/寫入的控制，可以用字線WL和位線BL進行，是簡單的。再有，由于存儲單元MC基本上是非破壞讀出，故無須在每一條位線上都設(shè)置讀出放大器，使讀出放大器的布局變得容易起來。再有，由于是電流讀出方式，故也不怕噪聲，例如即便是開路位線方式也可以讀出。此外，存儲單元的制造工藝也是簡單的。
此外，SOI構(gòu)造，在考慮今后的邏輯LSI的性能提高時將成為重要的技術(shù)。本發(fā)明的DRAM，在進行與這樣的SOI構(gòu)造的邏輯LSI的混合裝配的情況下也是非常有希望的。這是因為與使用電容器的現(xiàn)有的DRAM不同，不需要與邏輯LSI的工藝不同的工藝，制造工序變得簡單的緣故。
再有，本發(fā)明的SOI構(gòu)造的DRAM，與把現(xiàn)有的1個晶體管/1個電容器型的DRAM作成為SOI構(gòu)造的情況比較，具有可以得到優(yōu)良的存儲保持特性的優(yōu)點。就是說，如果把現(xiàn)有的1個晶體管/1個電容器型的DRAM作成為SOI構(gòu)造，則晶體管的閾值會因在浮置的溝道體內(nèi)積累空穴而下降，晶體管的亞閾值電流將增加。這將使存儲保持特性劣化。對此，如采用本發(fā)明的僅僅一個晶體管的存儲單元，則不存在使存儲電荷減少的晶體管通路，數(shù)據(jù)保持特性純粹僅僅由pn結(jié)的漏電流決定，不存在亞閾值漏電流的問題。
在迄今為止所說明的基本的存儲單元中，作為溝道體的電位差進行存儲的數(shù)據(jù)‘0’、‘1’的閾值電壓差究竟可以取得多大，對于存儲特性來說是重要的。根據(jù)對于這一點進行模擬的結(jié)果，在進行伴隨有由來自柵極的電容耦合而實施的溝道體的電位控制的數(shù)據(jù)寫入之際，與剛剛寫入后的‘0’、‘1’數(shù)據(jù)的溝道體電位差比較，可以看出在之后的數(shù)據(jù)保持狀態(tài)下的‘0’、‘1’數(shù)據(jù)的溝道體電位差減小。以下說明該模擬結(jié)果。
器件條件為柵極長度Lg＝0.35微米、p型硅層12厚度tSi＝100nm、受主濃度NA＝5×1017/cm3、源極14和漏極15的施主濃度ND＝5×1020/cm3、柵極氧化膜厚度tox＝10nm。
圖16示出了‘0’數(shù)據(jù)寫入和之后的數(shù)據(jù)保持以及數(shù)據(jù)讀出(分別以瞬時表示)中的柵極電位Vg、漏極電位Vd和溝道體的電位VB。圖17與此相同示出了‘1’數(shù)據(jù)寫入和之后的數(shù)據(jù)保持以及數(shù)據(jù)讀出(分別以瞬時表示)中的柵極電位Vg、漏極電位Vd和溝道體的電位VB。
此外，當(dāng)為了觀看時刻t6-t7的數(shù)據(jù)讀出動作中的‘0‘?dāng)?shù)據(jù)的閾值電壓Vth0和’1‘?dāng)?shù)據(jù)的閾值電壓Vth1，而畫出該時間的漏極電流Ids和柵極-源極間電壓Vgs時，則變成為圖18所示的那樣。但是，把溝道寬度W和L設(shè)定為W/L＝0.175微米/0.35微米，把漏極-源極間電壓設(shè)定為Vds＝0.2V。
由圖18可知，‘0’數(shù)據(jù)寫入單元的閾值電壓Vth0和’1’寫入單元的閾值電壓Vth1之差ΔVth，變成為ΔVth＝0.32V。由以上的解析結(jié)果可知，成為問題的，是在圖16和圖17中，在’0’剛剛寫入后(時刻t3)的溝道體電位為VB＝-0.77V，在’1’剛剛寫入后的溝道體電位VB＝0.85V，其差為1.62V，而在數(shù)據(jù)保持狀態(tài)(時刻t6)時，’0’寫入單元的溝道體電位VB＝-2.04V、’1’寫入單元的體電位VB＝-1.6V，其差為0.44V，比剛剛寫入后的還小。
象這樣地與剛剛寫入后比較，在之后的數(shù)據(jù)保持狀態(tài)下的溝道體電位的數(shù)據(jù)所產(chǎn)生的差變小的因素，被認為有2個。
其一是因為從柵極向溝道體的電容耦合因數(shù)據(jù)而異。在剛剛寫入‘0’之后(t3-t4)，漏極為-1.5V但是剛剛寫入‘1’之后漏極為2V。因此，在之后柵極電位Vg下降時，在‘1’寫入單元中，溝道就容易消失，使柵極-溝道體間的電容明顯化在溝道體中空穴逐漸積累使電容變大。另一方面，在‘0’寫入單元中，溝道不容易消失，柵極-溝道體間電容不會明顯化。
人們想如果在柵極電位開始下降之前，使漏極電位復(fù)位到200mV，上邊所說的不平衡也許會解除。但是，在該情況下，在已進行了‘0’寫入的單元中，在已形成了溝道的狀態(tài)下，由于漏極電位上升，由3極管動作所產(chǎn)生的電流就會流動。這樣一來，因‘0’寫入而進行折角下降的溝道體電位，就會借助于n型的漏極和溝道反型層與p型溝道體之間的電容耦合而上升，不能令人滿意。
另一個因素，是在寫入后的時刻t4-t5之間，溝道體電位受源極或漏極與溝道體之間的pn結(jié)的電容的影響，該影響將在減少‘0’、‘1’數(shù)據(jù)的信號量的方向上起作用。
于是，對于上述基本存儲單元，除去用來進行溝道形成的控制的柵極(第1柵極)之外，還附加有用來借助于電容耦合電位控制溝道體的柵極(第2柵極)。為了確保第2柵極與溝道體之間的電容，要在第2柵極一側(cè)的表面上，形成與溝道體導(dǎo)電類型相同的高濃度區(qū)域使得保持積累狀態(tài)(累加狀態(tài))，而無須形成溝道反型層。這樣一來，第2柵極，就用例如比第1柵極還低的電位或同一電位，與第1柵極同步地進行驅(qū)動?；蛘?，第2柵極，例如，也可以是提供給源極的基準電位或比之還低的電位(如果是n溝的情況下，為負電位)。
以下，說明具體的實施例。
圖19A與圖1對應(yīng)地示出了本發(fā)明的實施例1的存儲單元MC構(gòu)造?；緲?gòu)造與圖1是同樣的，與圖1不同之處是除去進行溝道控制的第1柵極13之外，還向氧化膜11內(nèi)埋入在硅層12內(nèi)中間存在著柵極絕緣膜19相對地進行電容耦合的第2柵極20這一點，和在硅層12的第2柵極20一側(cè)的表面上，形成有不能形成溝道反型層那種程度的高濃度的p+型層21這一點。就是說，在硅層12內(nèi)形成有與該硅層12導(dǎo)電類型相同，而且，具有比硅層12的雜質(zhì)濃度還高的雜質(zhì)濃度的p+型層21。由于存在著該p+型層21，故即便是在給第1柵極13和第2柵極20加上正電位進行寫入的情況下，也會變成為在第1柵極13一側(cè)的溝道體內(nèi)形成溝道而在第2柵極20一側(cè)的溝道體內(nèi)不會形成溝道。
另外，在本實施例的存儲單元MC中，柵極絕緣膜19要作成為與第1柵極13一側(cè)的柵極絕緣膜16相同的膜厚。
在實際的存儲器單元陣列構(gòu)成中，把圖19A所示的多個存儲單元MC排列成矩陣，第1柵極13，作為第1字線WL1連續(xù)地形成，第2柵極20則被配設(shè)為與字線并行的第2字線WL2。
圖19B示出了把這樣的存儲單元MC排列成多個矩陣的存儲單元陣列的等效電路。排列成一個方向的多個存儲單元MC的第1柵極(G1)13，被連接到第1字線WL1上，第2柵極20(G2)則被連接到第2字線WL2上。在與這些字線WL1、WL2進行交叉的方向上，配設(shè)連接存儲單元MC的漏極的位線BL。全部存儲單元MC的源極15被連接到固定電位線(接地電位線VSS)上。
圖19C示出了存儲單元陣列的布局，圖19D、19E分別示出了圖19C的A-A’、B-B’剖面。P型硅層12借助于硅氧化膜22的埋入圖形形成為網(wǎng)格狀。就是說，共有漏極14的2個晶體管的區(qū)域，在字線WL1、WL2的方向上被排列成用硅氧化膜22進行器件隔離?；蛘咭部梢圆捎脤鑼?2進行刻蝕的辦法進行橫向方向的器件隔離來取代硅氧化膜22的埋入。第1柵極13和第2柵極20，在一個方向上連續(xù)地形成，它們將成為字線WL1、WL2。源極15，在字線WL1、WL2的方向上連續(xù)地形成，它將成為固定電位線(共通源極線)。晶體管上邊用層間絕緣膜17被覆起來，在其上邊形成位線(BL)18，并配設(shè)為使得與2個所共有的漏極14接觸，與字線WL1、WL2進行交叉。
借助于此，作為各個晶體管的溝道體的硅層12，底面和溝道寬度方向的側(cè)面就借助于氧化膜而彼此隔離，在溝道長度方向上，則借助于pn結(jié)彼此進行隔離，因而得以保持浮置狀態(tài)。
這樣一來，在該存儲單元陣列的情況下，設(shè)用最小加工尺寸F的節(jié)距形成字線WL1、WL2和位線BL，則單位單元面積，如在圖19中用虛線表示的那樣，將變成為2F×2F＝4F2。
作為這樣的構(gòu)成，首先進行與用基本存儲單元說明同樣的動作。這時，第2字線WL2，與第1字線WL1同步，用比第1字線WL1還低的電位進行驅(qū)動。如上所述，采用與第1柵極13一起驅(qū)動第2柵極20的辦法，就可以進行閾值電壓差大的‘0’、‘1’數(shù)據(jù)的寫入。就是說，在保持數(shù)據(jù)的狀態(tài)下，采用使第2柵極20變成為負電位，邊良好地保持‘1’數(shù)據(jù)的累加狀態(tài)，邊在數(shù)據(jù)寫入時使其電位上升的辦法，借助于電容耦合使溝道體電位上升，就可以確實地進行數(shù)據(jù)寫入。
就是說，在‘0’數(shù)據(jù)寫入的情況下，雖然要給第1柵極13加上正電位，但是，這樣一來，在溝道體的第1柵極13一側(cè)將形成溝道反型層。但是，當(dāng)形成了溝道反型層時，該溝道反型層將成為妨礙因素，使得向由第1柵極13形成的溝道體進行的電容耦合減弱。為此，即便是給第1柵極13加上正電位也不能使溝道體的電位充分地上升。
但是，在本實施例的情況下，采用給第2柵極20也加上正電位的辦法，就可以使溝道體的電位充分地上升。這是因為已經(jīng)形成了p+型層21，在溝道體的第2柵極20一側(cè)不會形成溝道反型層，因此，采用給第2柵極20加上正電位的辦法，就可以通過電容耦合使溝道體的電位充分地上升的緣故。為此，就可以進行的確的‘0’數(shù)據(jù)寫入。
此外，雖然采用降低非被選的第1字線WL1的電位的辦法進行數(shù)據(jù)保持，但是，由于因這時與之成對的第2字線WL2的電位也降低而把溝道體電位控制得低，故在連接到同一條位線上的別的單元中進行‘0’數(shù)據(jù)寫入的情況下，就可以確實地防止在保持‘1’數(shù)據(jù)的非被選單元中的數(shù)據(jù)遭到破壞。再有，在連接到‘1’寫入位線上的非被選的‘0’數(shù)據(jù)單元中，雖然存在著因表面擊穿或GIDL電流引起的數(shù)據(jù)破壞的可能性，但是，在本實施例的情況下，采用的是借助于第1字線使溝道體電位降低的辦法，故這些可能性也得以消除。
還有，在‘0’寫入時，當(dāng)位線的電位下降得大時，雖然電流會從源極向位線流，但是，在本實施例的情況下，由于溝道體電位借助于第2柵極20上升，故沒有必要使位線電位下降那么大。例如，使位線電位變成為與源極的基準電位相同的程度，就可以抑制電流從源極向位線流。
此外，在數(shù)據(jù)讀出時，必須使之不會錯誤地變成為‘1’寫入那樣地進行3極管動作。為此，位線電位雖然比‘1’寫入時還低，但是漏極與溝道體之間的耗盡層的延伸卻會因此而比寫入時還小，因此，位線與溝道體之間的電容耦合增大。因在寫入時向溝道體中注入的載流子進行容量再分配，這一增大將成為溝道體電位下降的根源。在本實施例中，歸因于由第2柵極20進行的控制，而得以良好地保持溝道體的多數(shù)載流子積累狀態(tài)。
另外，在以上的說明中，雖然規(guī)定為相對于第1柵極13用低的電位驅(qū)動第2柵極20。但是由于在第2柵極20一側(cè)的溝道體表面上已經(jīng)形成了p+型層21，故即便是用與第1柵極13相同的電位驅(qū)動第2柵極20也不會形成溝道反型層，因而可以用大的電容耦合對溝道體進行電位控制。
此外，第1柵極13一側(cè)的柵極絕緣膜16和第2柵極20一側(cè)的柵極絕緣膜19，厚度也可以是不同的，也可以根據(jù)所需要的電容耦合的大小分別進行最佳設(shè)定。
此外，在本實施例中，雖然使第1柵極13和第2柵極20面向硅層12的上下面，但是，也可以作成為面向同一個面。具體地說，采用把第1柵極和第2柵極配設(shè)成一體，在一部分溝道體內(nèi)形成防止溝道反型層的形成的高濃度區(qū)的辦法，就可以防止出現(xiàn)與上述實施例同樣的動作。也可以把第1柵極和第2柵極分別配置在硅層的同一個面上。
圖19F的斜視圖示出了使第1柵極13和第2柵極20變成為一體的存儲單元MC的構(gòu)成，圖19G示出了圖19F的A-A’剖面，圖19H示出了圖19F的B-B’剖面。
由這些圖可知，在該例子的情況下，沒有形成第2柵極20，第1柵極13起著與第2柵極20同樣的作用。為此，在硅層12的表面一側(cè)一半的區(qū)域內(nèi)，形成有高濃度的p+型層21。就是說，在該例子中，硅層12被形成為雜質(zhì)濃度低的p-型區(qū)，p+型層21則被形成為雜質(zhì)濃度比之高的p+型區(qū)。
p+型層21，在其平面視圖中，在硅層12的大體上一半的區(qū)域內(nèi)形成。p+型層21的深度，被形成為一直到柵極絕緣膜16與氧化膜11之間的位置?；蛘哒f，即便是到達氧化膜11也不要緊。形成該p+型層21的大小是任意的，在驅(qū)動第1柵極13的情況下，只要作成為使得不能形成溝道反型層，只要對于溝道體可以用大的電容耦合進行電位控制即可。
圖19I示出了把圖19F所示的存儲單元MC配置成矩陣狀的存儲單元陣列的布局，該圖與圖19C對應(yīng)。圖19J示出了圖19I的A-A’剖面，圖19K示出了圖19I的B-B’剖面，圖19L示出了圖19I的C-C’剖面。
由這些圖可知，柵極13在一個方向上連續(xù)地形成，變成為一個字線WL。但是，在該例子中，由于不存在上邊所說的第2柵極20，故沒有形成第2字線WL2。位線18被配設(shè)為與2個晶體管所共有的漏極14接觸，并與字線WL交叉。然后，在漏極14與源極15之間的溝道體的字線WL一側(cè)的一部分上形成p+型層21。
另外，在該存儲單元MC中，如圖19H所示，p+型層21在其B-B’剖面方向上，被形成為使得漏區(qū)14和源區(qū)15接連。但是，p+型層21也不一定非要與漏區(qū)14和源區(qū)15接連。
圖19M和圖19N示出了這樣的例子。圖19M的斜視圖示出了存儲單元MC的構(gòu)成，該圖與圖19F對應(yīng)。圖19N示出了圖19M的B-B’剖面，該圖與圖19H對應(yīng)。圖19M的A-A’剖面，與先前所示的圖19G是同樣的。
如這些圖19M和圖19N所示，p+型層21不與漏區(qū)14和源區(qū)15接連。借助于此，就可以避免該存儲單元MC的保持時間變短的現(xiàn)象。說得更為詳細點，就是在給pn結(jié)加上反向偏置的情況下的耗盡層的延伸減小了。于是，電場強度就將增大，pn結(jié)部分的漏電流就會增加，作為存儲單元MC可以保持數(shù)據(jù)的時間的保持時間就會縮短。
對此，如圖19M和圖19N所示，采用把p+型層21形成為使得不與漏區(qū)14和源區(qū)15接連的辦法，就可以避免這種情況。即，和p+型層21與漏區(qū)14和源區(qū)15接連的情況比較起來，可以加長存儲單元MC的保持時間。
圖20是實施例2的存儲單元MC的構(gòu)造。與圖19的實施例不同，在本實施例中，第2柵極20，并不作為布線進行圖形化，而是作為共同的柵極(信號板)被配設(shè)為使得把多個存儲單元被覆起來。就是說，第2柵極20在位于該存儲單元MC內(nèi)的所有的MIS晶體管內(nèi)共通地進行設(shè)置。要是作成為這樣的構(gòu)造，則不再需要進行第2柵極20和第1柵極13的位置對準，使制造工序變得簡化起來。
作為這樣的構(gòu)成，把第2柵極20例如固定為源極電位或比之還低的電位，進行與在先前的基板存儲單元中所說明的同樣的動作。在該情況下，也可以采用增大第1柵極13(字線WL)的振幅的辦法來增大‘0’、‘1’數(shù)據(jù)的信號差。就是說，當(dāng)用固定電位使第2柵極20與溝道體進行電容耦合時，與基板存儲單元MC的情況下比較，來自第1柵極13的對溝道體的電容耦合，將歸因于電容分割而減小。但是，采用使第1柵極13的驅(qū)動振幅上升與該減小的量相對應(yīng)地量的辦法，就可以以對于‘0’、‘1’數(shù)據(jù)沒有大的差的狀態(tài)控制由第1柵極13提供的溝道體的電位，使得在數(shù)據(jù)保持狀態(tài)下增大‘0’、‘1’數(shù)據(jù)的閾值電壓差成為可能。
圖21示出了實施例3的存儲單元陣列的布局，圖22示出了其A-A’剖面。相對于在迄今為止的實施例中，為了制作具有浮置的溝道體而使用SOI襯底，在本實施例中，利用所謂的SGT(Surrounding GateTransistor，環(huán)繞柵極晶體管)構(gòu)造，用具有浮置的溝道體的新型MIS晶體管，構(gòu)成存儲單元。
借助于RIE，加工縱橫地行走的溝，在硅襯底10上排列形成p型柱狀硅30。把第1柵極13和第2柵極20形成為使得與這些各個柱狀硅30的兩側(cè)面相對。第1柵極13和第2柵極20，在圖22的剖面中，交互地被埋入到柱狀硅30之間。第1柵極13，借助于側(cè)壁殘存技術(shù)，隔離形成為在相鄰的柱狀硅30之間對于相鄰的柱狀硅30獨立的柵極電極。而第2柵極20則被埋入為在相鄰的柱狀硅30之間共有它們。第1、第2柵極13、20分別作為第1、第2字線WL1、WL2連續(xù)地圖形化形成。
在柱狀硅30的上表面上形成n型漏極擴散層14，在下部形成全部單元共有的n型源極擴散層15。此外，在柱狀硅層30的第2柵極20的側(cè)面上，形成p+型層21。借助于此，就可以構(gòu)成由各個溝道體為浮置的縱式晶體管構(gòu)成的存儲單元MC。在已埋入了柵極13、20的襯底上形成層間絕緣膜17，在其上邊配設(shè)位線18。
采用本實施例也可以進行與先前的各個實施例同樣的動作。倘采用本實施例，則不需要使用SOI襯底，因此可以僅僅使存儲單元具有由縱式晶體管的浮置的溝道體，而單元陣列以外的讀出放大器、傳送門、行/列譯碼器等的外圍電路則可以使用通常的平面型晶體管。為此，就不必像使用SOI襯底的情況下那樣，為了消除由溝道體浮置效果產(chǎn)生的電路的不穩(wěn)定，必須形成用來固定外圍電路晶體管的溝道體電位的接觸，因而可以與去掉該接觸的量相對應(yīng)地縮小外圍電路部分的面積。
圖23和圖24與圖21和圖22對應(yīng)地示出了使用與實施例3同樣的構(gòu)造的實施例的單元陣列的布局及其A-A’剖面。與實施例3之間的不同，是柵極13和20一體地環(huán)繞在柱狀硅層30的周圍，作為共通的字線WL進行配設(shè)。在柱狀硅層30的柵極20所面向的側(cè)面上，與實施例3同樣，形成有p+型層21。
在本實施例的情況下，結(jié)果變成為柵極13、20作為字線WL用同一電位一體地進行驅(qū)動。柵極20一側(cè)，由于存在著p+型層21，故不會形成溝道反型層，因此，可以用大的電容把字線WL耦合到溝道體上，控制其電位?？梢孕纬稍損+型層21的面，并不限于柱狀硅層30的一個面，也可以在2個面、3個面上形成。即，p+型層21可以在柱狀硅層30的一個以上的面上形成。
圖25A與圖1對應(yīng)地示出了可以改善‘0’數(shù)據(jù)寫入的可靠性的實施例的存儲單元MC的構(gòu)造。本實施例的存儲單元構(gòu)造與圖1不同之處在于柵極13對于漏極14具有偏移。就是說，在溝道體一側(cè)的源極15上邊，中間存在著柵極絕緣膜地形成柵極13。即，柵極13對源極15的重疊量為正。對此，在漏極14上邊則未形成柵極13。即，柵極13對漏極14的重疊量為負。
如圖25A所示，采用使漏極14和源極15的離子注入變成為斜向離子注入的辦法，這是可以容易地實現(xiàn)的?；蛘卟皇褂眯毕螂x子注入，而采用僅僅在漏極一側(cè)的柵極側(cè)壁上形成側(cè)壁絕緣膜的狀態(tài)下進行通常的離子注入的辦法，也可以得到同樣的偏移構(gòu)造。除此之外，與圖1沒有什么不同。
在上邊所說的實施例中的存儲單元的情況下，‘0’寫入，向漏區(qū)14和溝道體之間提供正偏壓，使溝道體的多數(shù)載流子向漏區(qū)14放出。在該情況下，在圖1所示的通常的晶體管構(gòu)造中，將形成溝道反型層，該溝道反型層變成為柵極13與溝道體之間的屏蔽層，增大溝道反型層與溝道體之間的電容耦合。結(jié)果，在使漏區(qū)14從負電位返回到0V時，溝道體電位就有可能借助于溝道反型層與溝道體的電容耦合而上升，變得不可能充分地進行‘0’寫入。此外，由于存在著溝道反型層使得柵極13與溝道體之間的電容減小，故變得易于更大地受位線的影響。還有，當(dāng)形成了溝道反型層后，將會流動溝道電流(在n溝的情況下為電子電流)。該溝道電流對于寫入動作是無用的電流，不僅會招致寫入功率的增大，如果產(chǎn)生了碰撞離子化，還將變成為‘1’寫入模式，使‘0’寫入的可靠性降低。
對此，如圖25A所示，如果在漏極一側(cè)具有偏移構(gòu)造，則在把正電位提供給漏區(qū)14以使漏極結(jié)變成為反向偏置的通常的晶體管動作的情況下，如圖25B所示，從漏區(qū)14開始進行擴展的耗盡層DL將一直延伸到柵極13的正下邊。為此，采用給柵極13加上正電壓的辦法，在從漏區(qū)14擴展過來的耗盡層DL與源區(qū)15之間形成溝道反型層CH，結(jié)果變成為在漏區(qū)14與源區(qū)15之間流動溝道電流的狀態(tài)。即，圖25A所示的存儲單元MC，如圖26所示，作為MIS晶體管進行正常動作。該圖26示出了表示加到漏區(qū)14上的電壓Vd與在源極/漏極間流動的電流Id之間的關(guān)系的曲線。示出了使加到柵極13上的電壓Vg變化時的特性。
但是，在把負電位提供給漏區(qū)14的情況下，作為晶體管動作，源極和漏極的功能將顛倒過來，如圖25C所示，耗盡層DL在源區(qū)15一側(cè)形成，同時溝道反型層CH則形成為與源區(qū)14脫離開來。為此，如圖26所示，在漏區(qū)14與源區(qū)15之間幾乎沒有溝道電流流動。
因此，倘采用本實施例，則在‘0’寫入時(即，如圖25C所示，在向漏區(qū)14與溝道體之間提供正偏壓時)，就可以抑制因漏區(qū)14與溝道體之間的無用的電容耦合而引起的溝道體電位的上升，就可以提高‘0’寫入裕度。此外，在‘0’寫入時還可以抑制無用的溝道電流，降低在位線BL上流動的寫入電流，降低寫入功率。
以上，雖然講的是在反方向上幾乎沒有電流流動的情況，但是采用使溝道電流具有差為10％以上的輕的非對稱性的辦法，則同樣地可以得到降低電流的效果。此外，之所以要使漏區(qū)14一側(cè)具有偏移，是因為這是使源極和漏極顛倒時的溝道電流變成為非對稱的手段之一，為了賦予源極、漏極的正反顛倒時的溝道電流非對稱，還可以應(yīng)用其它的手法。就是說，只要使得MIS晶體管在溝道電流從源區(qū)15向漏區(qū)14流的情況下和從漏區(qū)14向源區(qū)15向源區(qū)14流的情況下，即便是給予柵極13同一電位，也具有不同的特性即可。
圖27和圖28分別示出了對于圖19A和圖20的存儲單元MC同樣地導(dǎo)入了柵極偏移構(gòu)造的實施例。采用本實施例也可以降低‘0’寫入時的無用的電流。
圖29A和圖29B，示出了對于使用SGT構(gòu)造的存儲單元MC同樣地導(dǎo)入了柵極偏移構(gòu)造的實施例。圖29A的平面圖示出了用這樣的存儲單元MC構(gòu)成的存儲單元陣列的布局，圖29B示出了圖29A的A-A’剖面。如這些圖19A和圖29B所示，柵極13是把柱狀硅層30圍在里邊的一體性的柵極。此外，在柱狀硅層30上未形成p+型層21的高濃度區(qū)。
如圖29B所示，在柱狀硅層30的溝道體一側(cè)的源極15的周圍，中間存在著柵極絕緣膜地形成柵極13。即，柵極13對源極15的重疊量是正的。對此，在柱狀硅層30的漏極14的周圍沒有形成柵極13。即柵極13對漏極14的重疊量是負的。
圖30A的平面圖示出了在圖21和圖22的實施例3中用導(dǎo)入了柵極偏移構(gòu)造的存儲單元構(gòu)成的存儲單元陣列的布局。圖30B示出了圖30A中的A-A’剖面。如這些圖30A和圖30B所示，第1柵極13，被形成為向源區(qū)15一側(cè)移動。就是說，在柱狀硅層30中的源極15的側(cè)面上，中間存在著柵極絕緣膜地形成第1柵極13。即，第1柵極13對源極15的重疊量是正的。對此，在柱狀硅層30中的漏極14的側(cè)面上，未形成第1柵極13，即，第1柵極13對漏極14的重疊量是負的。除此之外的構(gòu)成與上邊所說的實施例3是同樣的，第1柵極13和第2柵極20，作為各自的字線進行配設(shè)。
圖30C的平面圖示出了在圖23和圖24的實施例4中用導(dǎo)入了柵極偏移構(gòu)造的存儲單元構(gòu)成的存儲單元陣列的布局。圖30D示出了圖30C中的A-A’剖面。如這些圖30C和圖30D所示，第1柵極13，被形成為向源區(qū)15一側(cè)移動。就是說，在柱狀硅層30中的源極15的側(cè)面上，中間存在著柵極絕緣膜地形成第1柵極13。即，第1柵極13對源極15的重疊量是正的。對此，在柱狀硅層30中的漏極14的側(cè)面上，未形成第1柵極13，即，第1柵極13對漏極14的重疊量是負的。除此之外的構(gòu)成與上邊所說的實施例4是同樣的，第1柵極13和第2柵極20，作為共通的字線進行配設(shè)。
采用本實施例6也同樣地可以消除‘0’寫入時的無用的電流。
在迄今為止的實施例中，在‘1’寫入時，都是利用在漏極結(jié)附近進行的碰撞離子化所產(chǎn)生的襯底電流，但是也可以利用由柵極感應(yīng)出來的漏極漏電流，即所謂的GIDL電流來取代碰撞離子化。圖31示出了用柵極長度為0.175微米/10微米的MISFET得到的柵極電壓-漏極電流特性。當(dāng)柵極長度變短時，則如圖所示，當(dāng)在柵極電壓Vg為負的區(qū)域內(nèi)加上正的Vd，則可以流動大的襯底電流。該電流就是GIDL電流，通過該電流，就可以進行‘1’寫入。
圖32示出了利用GIDL電流的‘1’寫入/讀出的動作波形。和利用碰撞離子化的情況不同，在‘1’寫入時，要使柵極電壓Vg變成為負，使漏極電壓Vd變成為正。借助于此，就可以借助于GIDL電流向溝道體內(nèi)注入并積累空穴。
另外，利用GIDL電流的‘1’寫入方式，圖1所示的基本構(gòu)造自不待言，在圖19A以下所示的各個實施例的存儲單元構(gòu)造的情況下，也同樣地可以適用。
圖33、圖34A和圖34B，是在絕緣膜上邊把硅層12形成為凸型條帶狀的實施例。圖33的平面圖示出了用這樣的存儲單元形成的存儲單元陣列的布局，圖34A示出了圖33中的A-A’剖面，圖34B示出了圖33中的B-B’剖面。
在該情況下，柵極13可以叫做使上述各個實施例的第1柵極和第2柵極形成為一體的柵極，使之與凸型硅層12的上表面和兩側(cè)面相對。具體地說，該構(gòu)造可以這樣得到是器件隔離絕緣層24的埋入時，埋入成使硅層12突出出來的狀態(tài)。然后，在硅層12的柵極13所相對的3個面之內(nèi)，例如，在兩側(cè)面上形成p+型層21，把該處當(dāng)作不會形成溝道反型層的電容耦合部分。另外，p+型層21，只要在由硅層12的是表面和兩側(cè)面構(gòu)成的3個面之內(nèi)的一個以上的面上形成即可。
借助于此，就可以進行與先前的各個實施例同樣的動作。
倘采用上邊所說的各個實施例，則可以以1個MIS晶體管為1位存儲單元MC，構(gòu)成可以動態(tài)地進行存儲的存儲單元陣列。于是，如上所述，在單獨形成第1柵極13和第2柵極20的情況下，第1字線WL1和第2字線WL2既可以用不同的電位同步驅(qū)動，也可以用同一電位同步驅(qū)動。
圖35A和圖35B，示出了數(shù)據(jù)寫入時的字線WL1、WL2和位線BL的電壓波形。構(gòu)成一對的第1字線WL1和第2字線WL2同步驅(qū)動。圖35A，示出的是在單獨地形成第1柵極13和第2柵極20的情況下，用比第1柵極13還低的電位控制第2柵極20，使得可以在溝道體的第2柵極20一側(cè)積累多數(shù)載流子的情況。另一方面，圖35B示出的則是用同一電位驅(qū)動第1柵極13和第2柵極20，使得可以在溝道體的第2柵極20一側(cè)積累多數(shù)載流子的情況。圖35B的電壓波形，在共通地形成第1柵極13和第2柵極20的情況下，也可以同樣地使用。
在圖35A的情況下，在‘1’數(shù)據(jù)寫入時，向被選中的第1字線WL1提供比基準電位VSS高的正電位VWL1H，同時，向被選中的第2字線WL2提供比之還低的電位VWL2H(在圖的例子的情況下，是比基準電位VSS高的正電位)，向被選中的位線BL提供比基準電位VSS高的正電位VBLH。借助于此，在被選中的存儲單元MC中，發(fā)生由5極管動作引起的碰撞離子化，空穴得以在溝道體中進行積累。
數(shù)據(jù)保持，向第1字線WL1提供比基準電位VSS低的負的電位VWL1L，向第2字線WL2提供比之更低的電位VWL2L。借助于此，在溝道體中保持作為積累有過?？昭ǖ臓顟B(tài)的‘1’數(shù)據(jù)。
在‘0’數(shù)據(jù)寫入時，向被選中的第1和第2字線WL1和WL2分別與‘0’寫入時同樣的電位VWL1H和VWL2H，向被選中的位線BL提供比基準電位VSS低的負電位VBLL。借助于此，在被選中的存儲單元MC中，漏極結(jié)就變成為正偏置，向漏極14排出溝道體的空穴，因而可以寫入作為溝道體電位的低的狀態(tài)的‘0’數(shù)據(jù)。
在圖35B的情況下，在‘1’數(shù)據(jù)寫入時，向被選中的第1字線WL1和第2字線WL2提供比基準電位VSS高的正電位VWLH，向被選中的位線BL提供比基準電位VSS高的正電位VBLH。借助于此，在被選中的存儲單元MC中，發(fā)生由5極管動作引起的碰撞離子化，空穴得以在溝道體中進行積累。
數(shù)據(jù)保持，向第1字線WL1和第2字線WL2提供比基準電位VSS低的負的電位VWLL。借助于此，在溝道體中保持作為積累有過?？昭ǖ臓顟B(tài)的‘1’數(shù)據(jù)。
在‘0’數(shù)據(jù)寫入時，向被選中的第1和第2字線WL1和WL2分別與‘1’寫入時同樣的電位VWLH，向被選中的位線BL提供比基準電位VSS低的負電位VBLL。借助于此，在被選中的存儲單元MC中，漏極結(jié)就變成為正偏置，向漏極14排出溝道體的空穴，因而可以寫入作為溝道體電位的低的狀態(tài)的‘0’數(shù)據(jù)。
其次，說明本實施例中的行譯碼器和字線驅(qū)動器的具體的電路構(gòu)成的一個例子。圖35C示出了行譯碼器的一個例子和用來產(chǎn)生圖35B所示的字線WL1、WL2的電壓波形的字線驅(qū)動器WDDV1的一個例子。
如圖35C所示，行譯碼器RDEC，由NAND電路C10構(gòu)成，字線驅(qū)動器WDDV1由反相器電路C11、電平變換電路C12、電平變換電路C13和輸出緩沖電路C14構(gòu)成。倘采用該構(gòu)成，則被行譯碼器RDEC選中的字線驅(qū)動器WDDV1把高電平電位變換成作為比正電位VCC還高的電位的VWLH后，供給給字線WL1、WL2。
更為具體地說，向NAND電路C10輸入行地址信號RADD和字線允許信號WLEN。向與被選中的字線WL1、WL2對應(yīng)的字線驅(qū)動器WDDV1輸入所有高電平的行地址信號RADD和高電平字線允許信號WLEN。因此，與被選中的字線WL1、WL2對應(yīng)的字線驅(qū)動器WDDV1的NAND電路C10的輸出，將變成為低電平，即變成為基準電位VSS。NAND電路C10的輸出，被輸入給反相器電路C11。
該反相器電路C11，使輸入進來的信號進行反轉(zhuǎn)后輸出。因此，在被選中的字線驅(qū)動器WIDDV1中，反相器電路C11的輸出將變成為高電平，即變成為正的VCC。該反相器電路C11的輸出，被輸入給電平變換電路C12和電平變換電路C13。此外，還向電平變換電路C12和電平變換電路C13輸入NAND電路C10的輸出。
該電平變換電路C12和電平變換電路C13的輸出，被輸入給輸出緩沖電路C14。借助于電平變換電路C12和輸出緩沖電路C14，使作為反相器電路C11的高電平輸出電位的VCC的輸出，變換成作為比VCC還高的正電位的VWLH后，供給給字線WL1、WL2。此外，借助于電平變換電路C13和輸出緩沖電路C14，使作為反相器電路C11的低電平輸出電位的VSS的輸出，變換成作為比VSS還低的電位的VWLL后，供給給字線WL1、WL2。
在本實施例中，電平變換電路C12的構(gòu)成為具備p型MOS晶體管PM10、PM11和n型MOS晶體管NM10、NM11。p型MOS晶體管PM10、PM11的源極端子，分別連接到電位VWLH的供給線上，其漏極端子則分別連接到n型MOS晶體管NM10、NM11的漏極端子上。此外，p型MOS晶體管PM10的柵極端子，連接到p型MOS晶體管PM11和n型MOS晶體管NM11之間的節(jié)點上，p型MOS晶體管PM11的柵極端子則連接到p型MOS晶體管PM10和n型MOS晶體管NM10之間的節(jié)點上。
向n型MOS晶體管NM10的柵極端子，輸出反相器電路C11的輸出，向n型MOS晶體管NM11的柵極端子，輸出NAND電路C10的輸出。這些n型MOS晶體管NM10、NM11的源極端子，分別連接到電位VSS的供給線上。
另一方面，電平變換電路C13的構(gòu)成為具備p型MOS晶體管PM12、PM13和n型MOS晶體管NM12、NM13。p型MOS晶體管PM12、PM13的源極端子，分別連接到電位VCC的供給線上，其漏極端子則分別連接到n型MOS晶體管NM12、NM13的漏極端子上。此外，向p型MOS晶體管PM12的柵極端子，輸入反相器電路C11的輸出，向p型MOS晶體管PM13的柵極端子，輸入NAND電路C10的輸出。
n型MOS晶體管NM12的柵極端子，連接到p型MOS晶體管PM13與n型MOS晶體管NM13之間的節(jié)點上，n型MOS晶體管NM13的柵極端子，則連接到p型MOS晶體管PM12和n型MOS晶體管NM12之間的節(jié)點上。此外，這些n型MOS晶體管NM12、NM13的源極端子，分別連接到電位VWLL的供給線上。
輸出緩沖電路C14，采用把p型MOS晶體管PM14、PM15和n型MOS晶體管NM14、NM15串聯(lián)地連接起來的辦法構(gòu)成。
p型MOS晶體管PM14的源極端子，連接到電位VWLH的供給線上，其柵極端子則連接到電平變換電路C12的p型MOS晶體管PM11的柵極端子上。p型MOS晶體管PM14的漏極端子，連接到p型MOS晶體管PM15的源極端子上。向該p型MOS晶體管PM15的源極端子，輸入電位VSS。為此，p型MOS晶體管PM15變成為常態(tài)導(dǎo)通的MOS晶體管。此外，p型MOS晶體管PM15的漏極端子，連接到n型MOS晶體管PM14的漏極端子上。從這些p型MOS晶體管PM15和n型MOS晶體管PM14之間的節(jié)點，輸出用來驅(qū)動字線WL1、WL2的電壓。
向n型MOS晶體管PM14的柵極端子，供給電位VCC。為此，n型MOS晶體管PM14變成為常態(tài)導(dǎo)通的MOS晶體管。n型MOS晶體管PM14的源極端子，連接到n型MOS晶體管PM15的漏極端子上。該n型MOS晶體管PM15的柵極端子，連接到電平變換電路C13的n型MOS晶體管PM13的柵極端子上。此外，n型MOS晶體管PM15的源極端子，連接到電位VWLH的供給線上。
用這樣的構(gòu)成的行譯碼器RDEC和字線驅(qū)動器WDDV1，產(chǎn)生圖35B所示的電位VWLH、VWLL，供給給字線WL1、WL2。另外，在圖35C中，雖然在各個MOS晶體管中都進行了背柵連接，但是并不是非這樣做不可。
另外，該字線驅(qū)動器WDDV1的輸出緩沖電路C14，雖然具備常態(tài)導(dǎo)通的MOS晶體管PM15、NM14，但是，這是為了作成為使得不直接給MOS晶體管PM14、NM15加上電位VWLH與電位VWLL的電位差而這么做的。就是說，借助于常態(tài)導(dǎo)通的MOS晶體管PM15、NM14，使電位差減少與其閾值跌落的量相應(yīng)的量那么大的電壓。因此，只要是該電位差也可以直接加到MOS晶體管PM14、PM15上的話，如圖35D所示，MOS晶體管PM15、NM14也可以省略。
圖35E示出了把在這些圖35C或圖35D中所示的行譯碼器RDEC和字線驅(qū)動器WDDV1配置到存儲單元陣列MCA中的布局。如該圖35E所示，在字線驅(qū)動器WDDV1的布局節(jié)距與字線WL1、WL2的布線節(jié)距一致的情況下，就可以把行譯碼器RDEC和字線驅(qū)動器WDDV1配置到存儲單元陣列MCA的單側(cè)。
對此，字線驅(qū)動器WDDV1的布局面積變大，在不能使字線驅(qū)動器WDDV1的布局節(jié)距與字線WL1、WL2的布線節(jié)距一致的情況下，就可以考慮圖35F所示的那種布局。就是說，變成為把行譯碼器RDEC和字線驅(qū)動器WDDV1配置到存儲單元陣列MCA的兩側(cè)，例如，用存儲單元陣列MCA的左側(cè)的行譯碼器RDEC和字線驅(qū)動器WDDV1，進行奇數(shù)號的字線WL1、WL2的譯碼和驅(qū)動，用存儲單元陣列MCA的右側(cè)的行譯碼器RDEC和字線驅(qū)動器WDDV1，進行偶數(shù)號字線WL1、WL2的譯碼和驅(qū)動。
其次，說明與圖35A對應(yīng)的行譯碼器和字線驅(qū)動器的電路構(gòu)成。圖35G示出了行譯碼器的一個例子和用來產(chǎn)生圖35A所示的字線WL1、WL2的電壓波形的字線驅(qū)動器WDDV2的一個例子。
如該圖35G所示，行譯碼器RDEC由NAND電路C10構(gòu)成，字線驅(qū)動器WDDV2由反相器電路C11、電平變換電路C22、電平變換電路C23、輸出緩沖電路C24、電平變換電路C25和輸出緩沖電路C26構(gòu)成。其中的電壓的高低關(guān)系，遵從圖35A的例子，VWL1H＞VWL2H＞VSS＞VWL1L＞VWL2L。
以下，說明與圖35C的不同之處。電平變換電路C22基本上與圖35C的電平變換電路C12是同樣的構(gòu)成，具備p型MOS晶體管PM20、PM21和n型MOS晶體管NM20、NM21。但是，p型MOS晶體管PM20、PM21的源極端子連接到電位VWL1H的供給線上。
電平變換電路C23的構(gòu)成，基本上也與圖35C的電平變換電路C13的構(gòu)成是同樣的，具備p型MOS晶體管PM22、PM23和n型MOS晶體管NM22、NM23。但是，n型MOS晶體管NM22、NM23的源極端子連接到電位VWL1L的供給線上。
輸出緩沖電路C24的構(gòu)成，基本上也與圖35C的輸出緩沖電路C14的構(gòu)成是同樣的，具備串聯(lián)連接起來的p型MOS晶體管PM24、PM25和n型MOS晶體管NM24、NM25。但是，p型MOS晶體管PM24的源極端子連接到電位VWL1H的供給線上。n型MOS晶體管NM25的源極端子連接到電位VWL1L的供給線上。
除此之外，圖35G的字線驅(qū)動器WDDV2還具備電平變換電路C25和輸出緩沖電路C26。電平變換電路C25的構(gòu)成與電平變換電路C23的構(gòu)成是同樣的，具備p型MOS晶體管PM26、PM27和n型MOS晶體管NM26、NM27。但是，n型MOS晶體管NM26、NM27的源極端子連接到電位VWL2L的供給線上。
輸出緩沖電路C26的構(gòu)成，雖然與輸出緩沖電路C24的構(gòu)成是同樣的，但是卻由p型MOS晶體管PM28和n型MOS晶體管NM28這2個MOS晶體管構(gòu)成。而p型MOS晶體管PM28的源極端子連接到電位VWL2H的供給線上。n型MOS晶體管NM28的源極端子連接到電位VWL2L的供給線上。
之所以沒有插入常態(tài)導(dǎo)通的MOS晶體管，是因為如下的理由由于由圖35A可知，電位VWL2H與電位VWL2L只的電位差不那么大，故即便是直接給MOS晶體管PM28、NM28加上該電位差也不會產(chǎn)生什么問題。
由該構(gòu)成可知，輸出緩沖電路C24的輸出，在電位VWL1H和電位VWL1L之間擺動，借助于此，驅(qū)動第1字線WL1。此外，輸出緩沖電路C26的輸出，在電位VWL2H和電位VWL2L之間，與輸出緩沖電路C24的輸出同步地進行擺動，借助于此，驅(qū)動第2字線WL2。另外，在圖35C中，在各個MOS晶體管中，雖然背柵已經(jīng)連接起來，但是，并非一定要這么做不可。
此外，與圖35D所示的字線驅(qū)動器WDDV1同樣，如圖35H所示，在字線驅(qū)動器WDDV2中，也可以省略p型MOS晶體管PM25和n型MOS晶體管NM24。
圖35I示出了把在這些圖35G或圖35H中所示的行譯碼器RDEC和字線驅(qū)動器WDDV1配置到存儲單元陣列MCA中的布局。在圖35G或圖35H所示的字線驅(qū)動器WDDV2中，出于用不同的電位同步地驅(qū)動第1字線WL1和第2字線WL2的關(guān)系，其布局面積變得比圖36C和圖35D所示的字線驅(qū)動器WDDV1還大。因此，要使字線驅(qū)動器WDDV2的布線節(jié)距與字線WL1、WL2的布線節(jié)距一致，被認為是困難的。為此，在圖35I所示的布局中，在存儲單元陣列MCA的兩側(cè)，配置行譯碼器RDEC和WDDV2。就是說，用存儲單元陣列MCA的左側(cè)的行譯碼器RDEC和字線驅(qū)動器WDDV1，進行奇數(shù)號的字線WL1、WL2的譯碼和驅(qū)動，用存儲單元陣列MCA的右側(cè)的行譯碼器RDEC和字線驅(qū)動器WDDV1，進行偶數(shù)數(shù)號的字線WL1、WL2的譯碼和驅(qū)動。
此外，如圖35J所示，例如，也可以把第1字線WL1用的字線驅(qū)動器WDDDV3配置在存儲單元陣列MCA的左側(cè)，把第2字線WL2的字線驅(qū)動器WDDV4配置在存儲單元陣列MCA的右側(cè)。借助于這樣地進行配置，就可以方便地進行電源布線的引繞。就是說，僅僅在具有第1字線WL1用的字線驅(qū)動器WDDV3的存儲單元陣列MCA的左側(cè)，才進行電位VWL1H和電位VWL1L的電位供給線的布線，僅僅在具有第2字線WL2用的字線驅(qū)動器WDDV4的存儲單元陣列MCA的右側(cè)，才進行電位VWL2H和電位VWL2L的電位供給線的布線。
但是，在該布局的情況下，在字線驅(qū)動器WDDV3和字線驅(qū)動器WDDV4雙方，都需要單獨的行譯碼器。圖35K示出了這樣的字線驅(qū)動器WDDV3的例子，字線驅(qū)動器WDDV4的例子示于圖35L。
如圖35K所示，第1字線WL1用的字線驅(qū)動器WDDV3，具備通過反相器電路C11連接到行譯碼器RDEC上的電平變換電路C22、直接連接到行譯碼器RDEC上的電平變換電路C23、和輸出緩沖電路C24。它們的構(gòu)成與上邊所說的圖35G的字線驅(qū)動器WDDV2是一樣的。
另一方面，如圖35L所示，第2字線WL2用的字線驅(qū)動器WDDV4，具備行譯碼器RDEC、反相器電路C11、電平變換電路C25、和電平變換電路C26。電平變換電路C25和電平變換電路C26的構(gòu)成，與上邊所說的圖35G的字線驅(qū)動器WDDV2是同樣的。但是，由于字線驅(qū)動器WDDV4設(shè)置在存儲單元陣列MCA的右側(cè)，由于不能與字線驅(qū)動器WDDV3公用行譯碼器RDEC，故單獨地設(shè)有行譯碼器RDEC的反相器電路C11。
由于同步地向字線驅(qū)動器WDDV3的行譯碼器RDEC和WWDDV4的行譯碼器RDEC輸入行地址信號RADD和字線允許信號WLEN，故從結(jié)果上看，可以輸出用不同的電壓振幅進行同步的字線驅(qū)動電位。
另外，在圖35K和圖35L中，在各個MOS晶體管中雖然都把背柵連接起來，但是并非一定要如此不可。此外，在圖35K所示的字線驅(qū)動器WDDV3中，如圖35M所示，也可以省略p型MOS晶體管PM25和n型MOS晶體管NM24。
權(quán)利要求
1.一種具有用來構(gòu)成存儲單元(MC)的多個MIS晶體管的半導(dǎo)體存儲器件，其特征在于各MIS晶體管具備半導(dǎo)體層(12)；在上述半導(dǎo)體層上形成的源區(qū)(15)；在上述半導(dǎo)體層上與上述源區(qū)分離開形成的漏區(qū)(14)，使上述源區(qū)和上述漏區(qū)之間的上述半導(dǎo)體層變成為浮置狀態(tài)的溝道體；用來在上述溝道體上形成溝道的第1柵極(13)；用來借助于電容耦合控制上述溝道體電位的第2柵極(20)；在上述溝道體的上述第2柵極一側(cè)形成的高濃度區(qū)(21)，具有比上述溝道體的雜質(zhì)濃度還高的雜質(zhì)濃度，上述MIS晶體管，動態(tài)地存儲把上述溝道體設(shè)定為第1電位的第1數(shù)據(jù)狀態(tài)和把上述溝道體設(shè)定為第2電位的第2數(shù)據(jù)狀態(tài)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于上述第1數(shù)據(jù)狀態(tài)，采用使上述MIS晶體管進行五極管動作在漏極結(jié)附近產(chǎn)生碰撞離子化的辦法進行寫入，上述第2數(shù)據(jù)狀態(tài)，采用給借助于來自上述第1柵極的電容耦合提供規(guī)定電位的上述溝道體和上述漏區(qū)之間提供正向偏置的辦法進行寫入。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于上述第1柵極(13)和上述第2柵極(20)單獨地形成。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于上述多個MIS晶體管被排列成矩陣，在第1方向上排列的MIS晶體管的漏區(qū)(14)被連接到位線上，在第2方向上排列的MIS晶體管的第1柵極(13)被連接到第1字線(WL1)上，上述MIS晶體管的源區(qū)(15)被連接到固定電位上，在上述第2方向上排列的上述MIS晶體管的第2柵極(20)被連接到第2字線(WL2)上，構(gòu)成存儲單元陣列。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于上述多個MIS晶體管被排列成矩陣，在第1方向上排列的MIS晶體管的漏區(qū)(14)被連接到位線上，在第2方向上排列的MIS晶體管的第1柵極(13)被連接到字線(WL)上，上述MIS晶體管的源區(qū)(15)被連接到第1固定電位上，上述MIS晶體管的第2柵極(20)作為全部MIS晶體管的共通板極被連接到第2固定電位上，構(gòu)成存儲單元陣列。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于上述半導(dǎo)體層(12)，在半導(dǎo)體襯底上邊被形成為用絕緣膜(11)進行隔離，上述第1柵極(13)在上述半導(dǎo)體層的上部作為第1字線(WL1)連續(xù)地配設(shè)，上述第2柵極(20)，在上述半導(dǎo)體層(12)的下部作為與上述第1字線并行的第2字線(WL2)連續(xù)地配設(shè)。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于上述半導(dǎo)體層，是在半導(dǎo)體襯底上邊形成的柱狀半導(dǎo)體(30)，上述第1柵極(13)被形成為與上述柱狀半導(dǎo)體層的一個側(cè)面相對，上述第2柵極(20)被形成為與在上述柱狀半導(dǎo)體層和上述第1柵極相反一側(cè)的側(cè)面上形成的上述高濃度區(qū)(21)相對，上述漏區(qū)(14)在上述柱狀半導(dǎo)體的上表面上形成，上述源區(qū)(15)在上述柱狀半導(dǎo)體的下部形成。
8.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于上述第1柵極(13)對上述源區(qū)(15)的重疊量為正，對上述漏區(qū)(14)的重疊量為負。
9.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，其特征在于上述第1柵極(13)對上述源區(qū)(15)的重疊量為正，對上述漏區(qū)(14)的重疊量為負。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲器件，其特征在于上述第1柵極(13)對上述源區(qū)(15)的重疊量為正，對上述漏區(qū)(14)的重疊量為負。
11.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于還具備驅(qū)動上述第1柵極(13)和上述第2柵極(20)的驅(qū)動電路(WDDV2)，用比上述第1柵極(13)還低的電位同步驅(qū)動上述第2柵極(20)。
12.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于還具備用同一電位同步驅(qū)動上述第1柵極(13)和上述第2柵極(20)的驅(qū)動電路(WDDV1)。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于上述第1柵極和上述第2柵極，被構(gòu)成為共通形成的共通柵極。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲器件，其特征在于上述高濃度區(qū)(21)在上述溝道體中的上述共通柵極一側(cè)表面的一部分上形成。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲器件，其特征在于上述高濃度區(qū)(21)與上述源區(qū)(15)和上述漏區(qū)(14)接連。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲器件，其特征在于上述高濃度區(qū)(21)與上述源區(qū)(15)和上述漏區(qū)(14)中的任何一者都不接連。
17.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲器件，其特征在于上述半導(dǎo)體層，是在半導(dǎo)體襯底上邊形成的柱狀半導(dǎo)體層(30)，上述共通柵極，被形成為把上述柱狀半導(dǎo)體層的周圍圍起來，在上述柱狀半導(dǎo)體層(30)的一個以上的側(cè)面上，形成上述高濃度區(qū)(21)，上述漏區(qū)(14)在上述柱狀半導(dǎo)體的上表面上形成，上述源區(qū)(15)在上述柱狀半導(dǎo)體的下部形成。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲器件，其特征在于上述共通柵極(13、20)對上述源區(qū)(15)的重疊量為正，對上述漏區(qū)(14)的重疊量為負。
19.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲器件，其特征在于上述半導(dǎo)體層(12)是在半導(dǎo)體襯底上邊形成的凸型半導(dǎo)體層，上述共通柵極(13)被形成為與上述凸型半導(dǎo)體層的上表面和兩側(cè)面相對，在上述凸型半導(dǎo)體層的上述共通柵極所相對的一個以上的側(cè)面上形成上述高濃度區(qū)(21)，在上述凸型半導(dǎo)體層(12)上，把上述共通柵極夾在中間地形成上述漏區(qū)(14)和源區(qū)(15)。
20.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于上述第1數(shù)據(jù)狀態(tài)，借助于由加上負電位的上述第1柵極(13)感應(yīng)出來的漏極漏電流進行寫入，上述第2數(shù)據(jù)狀態(tài)，采用給借助于來自上述第1柵極的電容耦合提供規(guī)定電位的上述半導(dǎo)體層和上述漏區(qū)之間提供正偏壓的辦法寫入。
21.一種具有用來構(gòu)成存儲單元(MC)的多個MIS晶體管的半導(dǎo)體存儲器件，其特征在于各MIS晶體管具備半導(dǎo)體層(12)；在上述半導(dǎo)體層上形成的源區(qū)(15)；在上述半導(dǎo)體層上與上述源區(qū)分離開形成的漏區(qū)(14)，使上述源區(qū)和上述漏區(qū)之間的上述半導(dǎo)體層變成為浮置狀態(tài)的溝道體；用來在上述溝道體上形成溝道的第1柵極(13)，上述MIS晶體管，在溝道電流從上述源區(qū)(15)向上述漏區(qū)(14)流的情況，和溝道電流從上述漏區(qū)(14)向上述源區(qū)(15)流的情況下，即便是向上述第1柵極提供同一電位的情況下，也具有不同的特性，而且，上述MIS晶體管，借助于在漏極結(jié)附近產(chǎn)生碰撞離子化或者借助于由上述第1柵極感應(yīng)出來的漏極漏電流，動態(tài)地存儲把上述半導(dǎo)體層設(shè)定為第1電位的第1數(shù)據(jù)狀態(tài)和在上述漏區(qū)與上述溝道體之間流以正向偏置電流把上述半導(dǎo)體層設(shè)定為第2電位的第2數(shù)據(jù)狀態(tài)。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體存儲器件，其特征在于上述第1柵極(13)對上述源區(qū)(15)的重疊量為正，對上述漏區(qū)(14)的重疊量為負。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲器件，其特征在于上述MIS晶體管，即便是給上述第1柵極(13)加上同一電位的情況下，從上述漏區(qū)(14)向上述源區(qū)(15)流的溝道電流，也比從上述源區(qū)(15)向上述漏區(qū)(14)流的溝道電流多。
24.根據(jù)權(quán)利要求21所述的半導(dǎo)體存儲器件，其特征在于上述MIS晶體管，除去上述第1柵極(13)之外，還具備用來借助于電容耦合控制上述溝道體的電位的第2柵極(20)。
25.根據(jù)權(quán)利要求24所述的半導(dǎo)體存儲器件，其特征在于上述MIS晶體管，還具備在上述溝道體中的上述第2柵極一側(cè)的表面上形成且與上述溝道體同一導(dǎo)電類型且具有比上述半導(dǎo)體層還高的雜質(zhì)濃度的高濃度區(qū)(21)。
26.一種具有用來構(gòu)成存儲單元(MC)的多個MIS晶體管的半導(dǎo)體存儲器件，其特征在于各MIS晶體管具備半導(dǎo)體層(12)；在上述半導(dǎo)體層上形成的源區(qū)(15)；在上述半導(dǎo)體層上與上述源區(qū)分離開形成的漏區(qū)(14)，使上述源區(qū)和上述漏區(qū)之間的上述半導(dǎo)體層變成為浮置狀態(tài)的溝道體；用來在上述溝道體上形成溝道的第1柵極(13)，上述MIS晶體管，采用流動歸因于給柵極(13)加上負電位而感應(yīng)出來的漏極漏電流的辦法，動態(tài)地存儲把上述半導(dǎo)體層設(shè)定為第1電位的第1數(shù)據(jù)狀態(tài)和在上述漏區(qū)(14)與上述溝道體之間流以正向偏置電流把上述溝道體設(shè)定為第2電位的第2數(shù)據(jù)狀態(tài)。
全文摘要
半導(dǎo)體存儲器件的各個MIS晶體管具備:半導(dǎo)體層(12);在半導(dǎo)體層上形成的源區(qū)(15);在半導(dǎo)體層上與上述源區(qū)分離開形成的漏區(qū)(14),使源區(qū)和漏區(qū)之間的半導(dǎo)體層變成為浮置狀態(tài)的溝道體;用來在溝道體上形成溝道的第1柵極(13);用來借助于電容耦合控制溝道體電位的第2柵極(20);和在溝道體的第2柵極一側(cè)形成的高濃度區(qū)(21),具有比溝道體的雜質(zhì)濃度還高的雜質(zhì)濃度。
文檔編號H01L27/12GK1375874SQ0210718
公開日2002年10月23日 申請日期2002年3月13日 優(yōu)先權(quán)日2001年3月15日
發(fā)明者堀口文男, 大澤隆, 巖田佳久, 山田敬 申請人:株式會社東芝