本申請涉及電子系統(tǒng)電磁兼容設(shè)計
技術(shù)領(lǐng)域：
，尤其涉及一種低敏感度、低電壓的體驅(qū)動電流鏡。
背景技術(shù)：
：電流鏡是模擬電路中的一個重要電路單元，它既可以作為信號處理單元，也可以作為偏置單元，在模擬電路中被廣泛應(yīng)用。然而，在現(xiàn)有的體驅(qū)動電流鏡結(jié)構(gòu)中，鏡像節(jié)點存在寄生電容，對電子干擾高度敏感，如果輸入電流中存在電子干擾則實際輸出電流將減小。因此，現(xiàn)有的體驅(qū)動電流鏡結(jié)構(gòu)存在電磁兼容性能缺陷，不適用于復(fù)雜電磁環(huán)境電路中的高可靠性應(yīng)用。技術(shù)實現(xiàn)要素：本發(fā)明針對現(xiàn)有體驅(qū)動電流鏡的電磁兼容性能上的缺點，提出了一種低敏感度低電壓電流鏡，實現(xiàn)良好的電磁兼容性能。本發(fā)明低敏感度低電壓電流鏡，包括第一晶體管、第二晶體管，輸入電流源，電壓源，構(gòu)成體驅(qū)動電流鏡；在本發(fā)明的一個實施例中，還包含第三晶體管、第四晶體管構(gòu)成的負(fù)反饋結(jié)構(gòu)。具體地，所述低敏感度低電壓電流鏡包含：第一晶體管、第二晶體管、第三晶體管、第四晶體管；所述第一晶體管的漏極接入基準(zhǔn)電流源，所述第二晶體管漏極輸出電流，所述第一晶體管的漏極和襯底相連，所述第一晶體管和所述第二晶體管的襯底相連，所述第一晶體管和所述第二晶體管的源極連接電壓源；所述第三晶體管的源極與所述第四晶體管的漏極相連，所述第三晶體管的柵極和漏極接地，所述第三晶體管的襯底與所述第一晶體管的漏極相連；所述第四晶體管的源極與電壓源相連、柵極接地、襯底與漏極相連。本申請實施例還提供一種電流鏡，包含由第一電容、第二電容至少一個構(gòu)成的濾波結(jié)構(gòu)。當(dāng)所述電流鏡包含所述第一電容時，所述第一電容的兩端分別接在所述電壓源和所述第一晶體管的漏極；當(dāng)所述電流將包含所述第二電容時，所述第二電容的一端與所述電壓源相連，另一端與所述第四晶體管、所述第二晶體管的襯底相連。當(dāng)所述電流鏡包含第一電容和第二電容時，第一電容和第二電容構(gòu)成二階濾波結(jié)構(gòu)。本發(fā)明采用了鏡像節(jié)點敏感隔離結(jié)構(gòu)，其結(jié)構(gòu)中包括一個二階濾波結(jié)構(gòu)，由兩個電容構(gòu)成，第一電容和第二電容構(gòu)成二階濾波器，進(jìn)一步降低電磁干擾對輸出電流的影響。改進(jìn)的電流鏡結(jié)構(gòu)中的敏感鏡像節(jié)點同電磁干擾相隔離，實現(xiàn)了電流鏡的良好的電磁兼容性能，實現(xiàn)了其在低電壓領(lǐng)域的高可靠性應(yīng)用。在本發(fā)明方案實施例中，當(dāng)未指明時，所述第一、第二、第三、第四晶體管類型均為PMOS晶體管，或者均為NMOS晶體管。本申請實施例采用的上述至少一個技術(shù)方案能夠達(dá)到以下有益效果：基于體驅(qū)動結(jié)構(gòu)，可實現(xiàn)低電源電壓工作；負(fù)反饋結(jié)構(gòu)使得基準(zhǔn)晶體管(即第一晶體管)的襯源電壓不受電磁干擾影響；二階濾波結(jié)構(gòu)降低了電磁干擾對輸出電流Iout的影響；本發(fā)明采用了鏡像節(jié)點敏感隔離結(jié)構(gòu)，其結(jié)構(gòu)中包括一個負(fù)反饋結(jié)構(gòu)，負(fù)反饋結(jié)構(gòu)由兩個PMOS晶體管構(gòu)成，使得基準(zhǔn)晶體管的襯源電壓不受電磁干擾影響，從而降低電磁干擾對輸出電流的影響；本發(fā)明的至少一個實施例采用了鏡像節(jié)點敏感隔離結(jié)構(gòu)，其結(jié)構(gòu)中包括一個濾波結(jié)構(gòu)，不失一般性，假設(shè)為二階濾波結(jié)構(gòu)，由兩個電容構(gòu)成，第一電容、第二電容構(gòu)成二階濾波器，進(jìn)一步降低電磁干擾對輸出電流的影響。改進(jìn)的電流鏡結(jié)構(gòu)中的敏感鏡像節(jié)點同電磁干擾相隔離，實現(xiàn)了電流鏡的良好的電磁兼容性能，實現(xiàn)了其在低電壓領(lǐng)域的高可靠性應(yīng)用。附圖說明此處所說明的附圖用來提供對本申請的進(jìn)一步理解，構(gòu)成本申請的一部分，本申請的示意性實施例及其說明用于解釋本申請，并不構(gòu)成對本申請的不當(dāng)限定。在附圖中：圖1是現(xiàn)有體驅(qū)動電流鏡結(jié)構(gòu)圖；圖2是本發(fā)明的具有鏡像節(jié)點敏感隔離結(jié)構(gòu)的低敏感度低電壓電流鏡；圖3是現(xiàn)有體驅(qū)動電流鏡在受到電磁干擾時的輸出電流；圖4是本發(fā)明的低敏感度低電壓電流鏡在受到電磁干擾時的輸出電流。具體實施方式為使本申請的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本申請具體實施例及相應(yīng)的附圖對本申請技術(shù)方案進(jìn)行清楚、完整地描述。顯然，所描述的實施例僅是本申請一部分實施例，而不是全部的實施例?；诒旧暾堉械膶嵤├?，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本申請保護(hù)的范圍。以下結(jié)合附圖，詳細(xì)說明本申請各實施例提供的技術(shù)方案。如圖1所示，為現(xiàn)有體驅(qū)動電流鏡結(jié)構(gòu)。第一PMOS晶體管M1和第二PMOS晶體管M2的源極連接電源電壓VDD，第一PMOS晶體管M1的漏極與輸入電流Iref的正極相連，同時與自身襯底相連，輸入電流Iref的負(fù)極接地VSS，第二PMOS晶體管M2的襯底與第一PMOS晶體管M1的襯底相連，第二PMOS晶體管M2的漏極輸出電流Iout，第一PMOS晶體管M1和第二PMOS晶體管M2的柵極接地VSS，使得PMOS晶體管第一PMOS晶體管M1和第二PMOS晶體管M2源極和漏極之間形成導(dǎo)電溝道，此導(dǎo)電溝道不受閾值電壓及電源電壓的限制，因此體驅(qū)動電流鏡可在低電源電壓下工作。由于鏡像節(jié)點存在寄生電容，當(dāng)電流鏡結(jié)構(gòu)被電磁干擾影響時，實際輸出電流小于理想輸出電流。圖1中，第一PMOS晶體管M1作為基準(zhǔn)管，第二PMOS晶體管M2作為鏡像管，兩者的柵極接低電壓VSS以維持PMOS晶體管合適的柵源電壓，這個柵源電壓使PMOS晶體管源極和漏極之間形成導(dǎo)電溝道，當(dāng)輸入電流信號從M1的襯底輸入時，輸入信號可以不受晶體管M1的閾值電壓及電源電壓VDD的限制，實現(xiàn)低電源電壓工作。在所述現(xiàn)有體驅(qū)動電流鏡結(jié)構(gòu)中，鏡像節(jié)點存在寄生電容Ct，而Ct對電磁干擾高度敏感，如果輸入電流Iref中存在電磁干擾，則由于鏡像節(jié)點的整流作用，輸出電流將呈現(xiàn)非線性，可以近似表示為：其中，Vbs為第一PMOS晶體管M1的襯源電壓?？芍?，當(dāng)電流鏡被電磁干擾影響時，實際輸出電流Iout將小于理想輸出電流Iref。針對現(xiàn)有體驅(qū)動電流鏡電磁兼容性能的固有缺點，本發(fā)明采取鏡像節(jié)點敏感隔離結(jié)構(gòu)來提高電流鏡的抗電磁干擾能力，如圖2所示，為鏡像節(jié)點敏感隔離結(jié)構(gòu)。本發(fā)明的電流鏡由第一PMOS晶體管M1、第二PMOS晶體管M2、第三PMOS晶體管M3、第四PMOS晶體管M4，第一電容C1、第二C2及輸入電流源Iref構(gòu)成；其中，第一電容C1兩端分別接在電壓源VDD和第一PMOS晶體管M1的漏極；第二電容C2一端與電壓源VDD相連，另一端與第四PMOS晶體管M4、第二PMOS晶體管M2的襯底相連；第一PMOS晶體管M1的源極和電壓源VDD相連，柵極和地VSS相連，漏極和輸入電流源Iref相連，襯底與第四PMOS晶體管M4的漏極相連；第二PMOS晶體管2的源極和電壓源VDD相連，柵極和地VSS相連，漏極輸出電流，襯底與第四PMOS晶體管M4的漏極相連；第三PMOS晶體管M3的源極與PMOS管第四PMOS晶體管M4的漏極相連，柵極接地VSS，漏極接地VSS，襯底與第一PMOS晶體管M1的漏極相連；第四PMOS晶體管M4的源極與電壓源VDD相連，柵極接地VSS，襯底與自身的漏極相連；輸入電流源的正極接第一PMOS晶體管M1的漏極，負(fù)極接地VSS。第一PMOS晶體管M1和第二PMOS晶體管M2構(gòu)成現(xiàn)有體驅(qū)動電流鏡結(jié)構(gòu)。第三PMOS晶體管M3將敏感的鏡像節(jié)點同第一PMOS晶體管M1的漏極隔離。第三PMOS晶體管M3和第四PMOS晶體管M4構(gòu)成負(fù)反饋結(jié)構(gòu)，使得第一PMOS晶體管M1的襯源電壓在電磁干擾的影響下仍可維持恒定。同時，第一電容C1、第二電容C2構(gòu)成二階濾波器，進(jìn)一步降低電磁干擾對輸出電流的影響。本結(jié)構(gòu)中，由于第二電容C2的電流直接由電源電壓通過第三PMOS晶體管M3提供，故第二電容C2的使用并不會引發(fā)電荷抽送作用，也不會對電路的電磁兼容性能造成消極影響。本發(fā)明提出的電磁兼容高可靠性體驅(qū)動低電壓電流鏡結(jié)構(gòu)采用標(biāo)準(zhǔn)n阱0.35μmCMOS工藝設(shè)計，工作在1V電源電壓下，主要器件的參數(shù)如表1。表1電磁兼容高可靠性低電壓電流鏡器件參數(shù)器件參數(shù)器件參數(shù)第一PMOS晶體管M110μm/1μm第二PMOS晶體管M210μm/1μm第三PMOS晶體管M35μm/1μm第四PMOS晶體管M45μm/1μm第一電容C1160pF第二電容C2130pF圖3為現(xiàn)有體驅(qū)動電流鏡的電磁兼容性能仿真圖，基準(zhǔn)端采用零DC平均值正弦式的干擾信號，電磁干擾信號幅度IEMI為30μA，干擾信號頻率fEMI為1MHz，由圖3可知，現(xiàn)有體驅(qū)動電流鏡在電磁干擾的影響下，輸出電流產(chǎn)生波動，更為嚴(yán)重的是，直流電流值發(fā)生偏移，產(chǎn)生電流失調(diào)，這將嚴(yán)重影響以此電流鏡結(jié)構(gòu)為偏置電路的其他電路結(jié)構(gòu)的性能。圖4為輸入電流Iref中分別存在IEMI＝10μA、20μA和30μA，fEMI＝1MHz和IEMI＝10μA、20μA和30μA，fEMI＝1GHz的電磁干擾時，本發(fā)明的電流鏡的輸出電流的仿真結(jié)果?？梢姡?dāng)電路未穩(wěn)定工作時，輸出失調(diào)電流最大值僅約為0.3μA，當(dāng)電路穩(wěn)定工作以后，輸出基本無失調(diào)電流，說明本發(fā)明的電流鏡比現(xiàn)有的體驅(qū)動電流鏡擁有更好的電磁兼容性能。由圖1至圖4的詳細(xì)描述，應(yīng)了解，雖然已展示且描述了示例性的實施例，但可對本發(fā)明進(jìn)行多種改變、修改或更改。舉例而言，第一PMOS晶體管M1、第二PMOS晶體管M2、第三PMOS晶體管M3、第四PMOS晶體管M4的寬長比在滿足晶體管工作狀態(tài)的情況下可以做改動；類似的，雖然所述晶體管為PMOS管，但本領(lǐng)域技術(shù)人員應(yīng)了解，正端子及負(fù)端子可以切換以使得PMOS晶體管可使用NMOS晶體管代替來實施，所有所述改變、修改及更改應(yīng)視為在本發(fā)明的范疇內(nèi)。例如，當(dāng)本發(fā)明方案所述第一晶體管、第二晶體管、第三晶體管、第四晶體管的類型為PMOS晶體管；所述輸入電流源的正極接所述第一晶體管的漏極，所述輸入電流源的負(fù)極接地；所述輸出電流的正極為所述第二晶體管的漏極。當(dāng)本發(fā)明方案所述第一晶體管、第二晶體管、第三晶體管、第四晶體管的類型為NMOS晶體管；所述輸入電流源的負(fù)極接所述第一晶體管的漏極，所述輸入電流源的正極接地；所述輸出電流的負(fù)極為所述第二晶體管的漏極。需要說明的是，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、商品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、商品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、商品或者設(shè)備中還存在另外的相同要素。以上所述僅為本申請的實施例而已，并不用于限制本申請。對于本領(lǐng)域技術(shù)人員來說，本申請可以有各種更改和變化。凡在本申請的精神和原理之內(nèi)所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本申請的權(quán)利要求范圍之內(nèi)。當(dāng)前第1頁1 2 3