1.一種基于PCIE的Mechatrolink-III總線控制方法，其特征在于，包括步驟：
A、設(shè)置一款具有PCIE接口硬件板卡，其中，所述具有PCIE接口硬件板卡包括FPGA芯片，Mechatrolink-III總線ASIC芯片，網(wǎng)口芯片，多個(gè)網(wǎng)口，以及鐵電存儲器；所述鐵電存儲器與所述FPGA芯片連接，所述FPGA芯片，Mechatrolink-III總線ASIC芯片，網(wǎng)口芯片依次連接，并且所述多個(gè)網(wǎng)口分別連接至所述網(wǎng)口芯片；
B、用板卡上FPGA芯片實(shí)現(xiàn)PCIE接口通訊協(xié)議，其中PCIE采用內(nèi)存操作模式，中斷采用電平觸發(fā)模式；
C、將Mechatrolink-III總線ASIC芯片的RAM地址映射到PCIE地址中，數(shù)據(jù)采用32位數(shù)據(jù)格式；
D、控制FPGA捕捉到Mechatrolink-III總線ASIC芯片產(chǎn)生的通訊周期中斷信號后，將該信號轉(zhuǎn)換成PCIE中斷信號，發(fā)送給數(shù)控系統(tǒng)主板；
E、數(shù)控系統(tǒng)接收到通訊周期中斷信號后，通過PCIE映射后地址讀寫Mechatrolink-III總線ASIC RAM中的響應(yīng)數(shù)據(jù)和命令數(shù)據(jù)；
F、通訊周期中斷信號使能板卡32位的只讀計(jì)時(shí)器寄存器復(fù)位，然后以設(shè)定的時(shí)鐘開始計(jì)數(shù)，并控制在控制周期內(nèi)計(jì)時(shí)器寄存器不溢出；
G、數(shù)控系統(tǒng)在通訊周期中斷信號到來前，讀取上述計(jì)時(shí)器寄存器，完成數(shù)控系統(tǒng)的任務(wù)調(diào)度。
2.根據(jù)權(quán)利要求1所述的基于PCIE的Mechatrolink-III總線控制方法，其特征在于，還包括步驟：
控制周期同步信號由Mechatrolink-III ASIC產(chǎn)生，經(jīng)FPGA采集處理，然后產(chǎn)生PCIE傳統(tǒng)電平中斷，發(fā)送給數(shù)控系統(tǒng)接收中斷后產(chǎn)生中斷清除信號，然后將接收反饋數(shù)據(jù)及發(fā)送新的指令，這樣結(jié)束一個(gè)完整的控制周期。
3.根據(jù)權(quán)利要求1所述的基于PCIE的Mechatrolink-III總線控制方法，其特征在于，所述方法基于PCIE接口完成Mechatrolink-III總線協(xié)議數(shù)據(jù)收發(fā)。
4.根據(jù)權(quán)利要求1所述的基于PCIE的Mechatrolink-III總線控制方法，其特征在于，所述步驟C還包括：通過將Mechatrolink-III總線ASIC芯片中數(shù)據(jù)地址映射到PCIE地址中，數(shù)控系統(tǒng)通過操作PCIE地址數(shù)據(jù)來讀寫M-III ASIC地址數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的基于PCIE的Mechatrolink-III總線控制方法，其特征在于，還包括：通過實(shí)現(xiàn)板卡定時(shí)器來將控制周期時(shí)間，數(shù)控系統(tǒng)讀取定時(shí)器時(shí)間，得到在控制周期內(nèi)所處時(shí)間位置，以進(jìn)行數(shù)控系統(tǒng)的任務(wù)調(diào)度。
6.根據(jù)權(quán)利要求1所述的基于PCIE的Mechatrolink-III總線控制方法，其特征在于，所述步驟A還包括：
所述FPGA芯片用于進(jìn)行PCIE接口協(xié)議數(shù)據(jù)解析，將數(shù)據(jù)轉(zhuǎn)換后寫入Mechatrolink-III總線ASIC芯片中，再由Mechatrolink-III總線ASIC芯片將數(shù)據(jù)以總線格式發(fā)送到各個(gè)從設(shè)備中；
將Mechatrolink-III總線ASIC芯片中數(shù)據(jù)地址映射到PCIE數(shù)據(jù)地址中，數(shù)控系統(tǒng)通過讀寫PCIE地址來讀寫Mechatrolink-III總線ASIC芯片中的數(shù)據(jù)。
7.根據(jù)權(quán)利要求1所述的基于PCIE的Mechatrolink-III總線控制方法，其特征在于，所述ASIC芯片是一種集成電路芯片。
8.一種基于PCIE的Mechatrolink-III總線控制系統(tǒng)，其特征在于，包括：
預(yù)先設(shè)置模塊，用于設(shè)置一款具有PCIE接口硬件板卡，其中，所述具有PCIE接口硬件板卡包括FPGA芯片，Mechatrolink-III總線ASIC芯片，網(wǎng)口芯片，多個(gè)網(wǎng)口，以及鐵電存儲器；所述鐵電存儲器與所述FPGA芯片連接，所述FPGA芯片，Mechatrolink-III總線ASIC芯片，網(wǎng)口芯片依次連接，并且所述多個(gè)網(wǎng)口分別連接至所述網(wǎng)口芯片；
FPGA控制模塊，用于控制用板卡上FPGA芯片實(shí)現(xiàn)PCIE接口通訊協(xié)議，其中PCIE采用內(nèi)存操作模式，中斷采用電平觸發(fā)模式；
地址映射模塊，用于將Mechatrolink-III總線ASIC芯片的RAM地址映射到PCIE地址中，數(shù)據(jù)采用32位數(shù)據(jù)格式；
捕捉模塊，用于控制FPGA捕捉到Mechatrolink-III總線ASIC芯片產(chǎn)生的通訊周期中斷信號后，將該信號轉(zhuǎn)換成PCIE中斷信號，發(fā)送給數(shù)控系統(tǒng)主板；
讀寫模塊，用于控制數(shù)控系統(tǒng)接收到通訊周期中斷信號后，通過PCIE映射后地址讀寫M-III ASIC RAM中的響應(yīng)數(shù)據(jù)和命令數(shù)據(jù)；
只讀控制模塊，用于控制通訊周期中斷信號使能板卡32位的只讀計(jì)時(shí)器寄存器復(fù)位，然后以設(shè)定的時(shí)鐘開始計(jì)數(shù)，并控制在控制周期內(nèi)計(jì)時(shí)器寄存器不溢出；
計(jì)時(shí)器寄存器讀取控制單元，用于控制數(shù)控系統(tǒng)在通訊周期中斷信號到來前，讀取上述計(jì)時(shí)器寄存器，完成數(shù)控系統(tǒng)的任務(wù)調(diào)度。
9.一種基于PCIE接口硬件板卡，其特征在于，包括FPGA芯片，Mechatrolink-III總線ASIC芯片，網(wǎng)口芯片，多個(gè)網(wǎng)口，以及鐵電存儲器；所述鐵電存儲器與所述FPGA芯片連接，所述FPGA芯片，Mechatrolink-III總線ASIC芯片，網(wǎng)口芯片依次連接，并且所述多個(gè)網(wǎng)口分別連接至所述網(wǎng)口芯片，
所述FPGA芯片用于進(jìn)行PCIE接口協(xié)議數(shù)據(jù)解析，將數(shù)據(jù)轉(zhuǎn)換后寫入Mechatrolink-III總線ASIC芯片中，再由Mechatrolink-III總線ASIC芯片將數(shù)據(jù)以總線格式發(fā)送到各個(gè)從設(shè)備中；
將Mechatrolink-III總線ASIC芯片中數(shù)據(jù)地址映射到PCIE數(shù)據(jù)地址中，數(shù)控系統(tǒng)通過讀寫PCIE地址來讀寫Mechatrolink-III總線ASIC芯片中的數(shù)據(jù)。
10.根據(jù)權(quán)利要求9所述的基于PCIE接口硬件板卡，其特征在于，所述ASIC芯片是一種集成電路芯片。