低失調(diào)帶隙基準(zhǔn)源電路及低失調(diào)緩沖電路的制作方法
【專(zhuān)利摘要】本實(shí)用新型提供低失調(diào)帶隙基準(zhǔn)源電路及低失調(diào)緩沖電路，其中，緩沖電路包括：運(yùn)算放大器；連接于運(yùn)算放大器的第二輸入端與接地端之間的基準(zhǔn)電壓源，依次連接于運(yùn)算放大器的輸出端與接地端之間的第二電阻和第一電阻；依次連接于運(yùn)算放大器的第一輸入端與第二節(jié)點(diǎn)之間的第一電容和第一開(kāi)關(guān)；連接于第一電容和第一開(kāi)關(guān)之間的連接節(jié)點(diǎn)與第一節(jié)點(diǎn)之間的第二開(kāi)關(guān)；連接于運(yùn)算放大器的第一輸入端與第一節(jié)點(diǎn)之間的第三開(kāi)關(guān)；依次連接于運(yùn)算放大器輸出端與電壓輸出端之間的第四開(kāi)關(guān)和第三電阻；連接于電壓輸出端與接地端之間的第二電容。與現(xiàn)有技術(shù)相比，本實(shí)用新型通過(guò)分時(shí)控制存儲(chǔ)電容的連接，以降低運(yùn)算放大器的輸入失調(diào)電壓對(duì)輸出電壓的影響。
【專(zhuān)利說(shuō)明】低失調(diào)帶隙基準(zhǔn)源電路及低失調(diào)緩沖電路
【【技術(shù)領(lǐng)域】】
[0001 ] 本實(shí)用新型涉及電路設(shè)計(jì)領(lǐng)域，特別涉及一種低失調(diào)帶隙基準(zhǔn)(BandgapReference)源電路以及一種低失調(diào)緩沖(buffer)電路。
【【背景技術(shù)】】
[0002]其中，帶隙基準(zhǔn)電壓源(又稱(chēng)帶隙基準(zhǔn)源)因其具有低溫度系數(shù)和高電源電壓抑制比而廣泛應(yīng)用于模擬和集成電路中，其精度和穩(wěn)定性對(duì)整個(gè)系統(tǒng)的性能有著重要影響。
[0003]請(qǐng)參考圖1所示，其為現(xiàn)有技術(shù)中典型的帶隙基準(zhǔn)源電路的電路示意圖。該帶隙基準(zhǔn)源電路包括電阻R1、R2和R3,PNP (Positive-Negative-Positive)雙極型晶體管Ql和Q2，運(yùn)算放大器Al以及基準(zhǔn)電壓輸出端VREF，其中，雙極型晶體管Ql的發(fā)射極面積是雙極型晶體管Q2的發(fā)射極面積的N倍，VOS代表運(yùn)算放大器Al的輸入失調(diào)電壓。運(yùn)算放大器Al通常存在輸入失調(diào)電壓VOS的原因在于，在實(shí)際大批量生產(chǎn)中，由于運(yùn)算放大器的內(nèi)部器件在加工過(guò)程中存在不一致的現(xiàn)象，導(dǎo)致實(shí)際不同芯片間運(yùn)算放大器的正相輸入端與負(fù)相輸入端之間存在輸入偏差電壓，該輸入偏差電壓即為輸入失調(diào)電壓V0S，該輸入失調(diào)電壓VOS可以為正數(shù)，也可以為負(fù)數(shù)，隨機(jī)分布。
[0004]以下具體介紹圖1中的帶隙基準(zhǔn)源電路的基本原理。
[0005]假設(shè)R2 = R3，通過(guò)反饋環(huán)路保持運(yùn)算放大器Al兩個(gè)輸入端的結(jié)點(diǎn)電壓相等，使得流過(guò)雙極型晶體管Ql和Q2的電流相等。由于雙極型晶體管Ql的發(fā)射極面積是雙極型晶體管Q2的發(fā)射極面積的N倍，因此，在電阻Rl上會(huì)產(chǎn)生AVBE的電壓；又由于運(yùn)算放大器Al存在輸入失調(diào)電壓V0S，因此，最終基準(zhǔn)電壓輸出端VREF輸出的基準(zhǔn)電壓為:

/ D-5 Λ
[0006]Ιζ/?ΓΓ = VBE\ + 1 + — {VT \n N - VOS)
V(I)，
[0007]其中，VBEl是雙極型晶體管Ql的基極-發(fā)射極電壓，VT為熱電壓，N是PNP雙極型晶體管Ql和Q2的發(fā)射極面積之比，VOS為運(yùn)算放大器Al的輸入失調(diào)電壓。由于AVBE=VT*lnN具有正的溫度系數(shù)，而VBEl具有負(fù)的溫度系數(shù)，因此，通過(guò)適當(dāng)調(diào)整參數(shù)，可以獲得溫度系數(shù)較小的基準(zhǔn)電壓VREF，但是由公式(I)可知，基準(zhǔn)電壓VREF還與運(yùn)算放大器Al的輸入失調(diào)電壓VOS有關(guān)，該輸入失調(diào)電壓VOS被放大了 1+(R3/R1)倍，而且輸入失調(diào)電壓VOS隨溫度和工藝的變化而變化，這會(huì)對(duì)基準(zhǔn)電壓VREF的精度和溫度系數(shù)造成很大影響。
[0008]此外，現(xiàn)有技術(shù)中的buffer電路也存在類(lèi)似的問(wèn)題，即其內(nèi)的運(yùn)算放大器的輸入失調(diào)電壓會(huì)影響其輸出電壓，導(dǎo)致其輸出電壓的精度降低。
[0009]因此，有必要提供一種改進(jìn)的技術(shù)方案來(lái)克服上述問(wèn)題。
【實(shí)用新型內(nèi)容】
[0010]本實(shí)用新型的一個(gè)目的在于提供一種帶隙基準(zhǔn)源電路，其可以降低運(yùn)算放大器的輸入失調(diào)電壓對(duì)其輸出的帶隙基準(zhǔn)電壓的影響。
[0011]本實(shí)用新型的另一個(gè)目的在于提供一種buffer電路，其可以降低運(yùn)算放大器的輸入失調(diào)電壓對(duì)其輸出電壓的影響。
[0012]根據(jù)本實(shí)用新型的一個(gè)方面，本實(shí)用新型提供一種帶隙基準(zhǔn)源電路，其包括:運(yùn)算放大器；依次串聯(lián)于運(yùn)算放大器的輸出端與接地端之間的第三電阻、第一電阻和第一雙極型晶體管，依次串聯(lián)于所述運(yùn)算放大器的輸出端與接地端之間的第二電阻和第二雙極型晶體管，第一雙極型晶體管的基極與其集電極相連，第二雙極型晶體管的基極與其集電極相連，第三電阻和第一電阻之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)，第二電阻和第二雙極型晶體管之間的連接節(jié)點(diǎn)為第二節(jié)點(diǎn)；依次連接于第二節(jié)點(diǎn)與運(yùn)算放大器的第一輸入端之間的第二開(kāi)關(guān)和第三開(kāi)關(guān)，且運(yùn)算放大器的第一輸入端與所述第一節(jié)點(diǎn)相連；連接于第二節(jié)點(diǎn)與運(yùn)算放大器的第二輸入端之間的第一開(kāi)關(guān)；連接于第二開(kāi)關(guān)和第三開(kāi)關(guān)之間的連接節(jié)點(diǎn)與運(yùn)算放大器的第二輸入端之間的第一電容；依次連接于運(yùn)算放大器輸出端與基準(zhǔn)電壓輸出端之間的第四開(kāi)關(guān)和第四電阻；連接于基準(zhǔn)電壓輸出端與接地端之間的第二電容。
[0013]進(jìn)一步的，第一開(kāi)關(guān)和第三開(kāi)關(guān)的控制端都與第一時(shí)鐘信號(hào)相連，第二開(kāi)關(guān)和第四開(kāi)關(guān)的控制端都與第二時(shí)鐘信號(hào)相連，當(dāng)?shù)谝粫r(shí)鐘信號(hào)控制第一開(kāi)關(guān)和第三開(kāi)關(guān)導(dǎo)通時(shí)，第二時(shí)鐘信號(hào)控制第二開(kāi)關(guān)和第四開(kāi)關(guān)關(guān)斷；當(dāng)?shù)诙r(shí)鐘信號(hào)控制第二開(kāi)關(guān)和第四開(kāi)關(guān)導(dǎo)通時(shí)，第一時(shí)鐘信號(hào)控制第一開(kāi)關(guān)和第三開(kāi)關(guān)關(guān)斷。
[0014]進(jìn)一步的，所述第一雙極型晶體管和第二雙極型晶體管都為PNP雙極型晶體管，第一雙極型晶體管的發(fā)射極與第一電阻的一端相連，其集電極與接地端相連；第二雙極型晶體管的發(fā)射極與所述第二電阻的一端相連，其集電極與接地端相連。
[0015]進(jìn)一步的，所述第一雙極型晶體管和第二雙極型晶體管都為NPN雙極型晶體管，第一雙極型晶體管的集電極與所述第一電阻的一端相連，其發(fā)射極與接地端相連；第二雙極型晶體管的集電極與所述第二電阻的一端相連，其發(fā)射極與接地端相連。
[0016]進(jìn)一步的，帶隙基準(zhǔn)源電路還包括振蕩器，該振蕩器產(chǎn)生兩相不交疊的所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)，所述第一輸入端為負(fù)相輸出端，所述第二輸入端為正相輸出端。
[0017]根據(jù)本實(shí)用新型的一個(gè)方面，本實(shí)用新型提供另一種帶隙基準(zhǔn)源電路，其包括:運(yùn)算放大器；依次串聯(lián)于運(yùn)算放大器的輸出端與接地端之間的第三電阻、第一電阻和第一雙極型晶體管，依次串聯(lián)于所述運(yùn)算放大器的輸出端與接地端之間的第二電阻和第二雙極型晶體管，第一雙極型晶體管的基極與其集電極相連，第二雙極型晶體管的基極與其集電極相連，第三電阻和第一電阻之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)，第二電阻和第二雙極型晶體管之間的連接節(jié)點(diǎn)為第二節(jié)點(diǎn)；依次連接于運(yùn)算放大器的第一輸入端與第二節(jié)點(diǎn)之間的第一電容和第一開(kāi)關(guān)；連接于第一電容和第一開(kāi)關(guān)之間的連接節(jié)點(diǎn)與第一節(jié)點(diǎn)之間的第二開(kāi)關(guān)；連接于運(yùn)算放大器的第一輸入端與第一節(jié)點(diǎn)之間的第三開(kāi)關(guān)；依次連接于運(yùn)算放大器輸出端與基準(zhǔn)電壓輸出端之間的第四開(kāi)關(guān)和第四電阻；連接于基準(zhǔn)電壓輸出端與接地端之間的第二電容。
[0018]根據(jù)本實(shí)用新型的另一個(gè)方面，本實(shí)用新型提供一種緩沖電路，其包括:運(yùn)算放大器；連接于運(yùn)算放大器的第二輸入端與接地端之間的基準(zhǔn)電壓源，依次連接于運(yùn)算放大器的輸出端與接地端之間的第二電阻和第一電阻，其中，第一電阻和第二電阻之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)，基準(zhǔn)電壓源與運(yùn)算放大器的第二輸入端相連的一端為第二節(jié)點(diǎn)；依次連接于運(yùn)算放大器的第一輸入端與第二節(jié)點(diǎn)之間的第一電容和第一開(kāi)關(guān)；連接于第一電容和第一開(kāi)關(guān)之間的連接節(jié)點(diǎn)與第一節(jié)點(diǎn)之間的第二開(kāi)關(guān)；連接于運(yùn)算放大器的第一輸入端與第一節(jié)點(diǎn)之間的第三開(kāi)關(guān)；依次連接于運(yùn)算放大器輸出端與電壓輸出端之間的第四開(kāi)關(guān)和第三電阻；連接于電壓輸出端與接地端之間的第二電容。
[0019]進(jìn)一步的，第一開(kāi)關(guān)和第三開(kāi)關(guān)的控制端都與第一時(shí)鐘信號(hào)相連，第二開(kāi)關(guān)和第四開(kāi)關(guān)的控制端都與第二時(shí)鐘信號(hào)相連，當(dāng)?shù)谝粫r(shí)鐘信號(hào)控制第一開(kāi)關(guān)和第三開(kāi)關(guān)導(dǎo)通時(shí)，第二時(shí)鐘信號(hào)控制第二開(kāi)關(guān)和第四開(kāi)關(guān)關(guān)斷；當(dāng)?shù)诙r(shí)鐘信號(hào)控制第二開(kāi)關(guān)和第四開(kāi)關(guān)導(dǎo)通時(shí)，第一時(shí)鐘信號(hào)控制第一開(kāi)關(guān)和第三開(kāi)關(guān)關(guān)斷。
[0020]進(jìn)一步的，所述緩沖電路還包括振蕩器，該振蕩器產(chǎn)生兩相不交疊的所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)，所述第一輸入端為負(fù)相輸出端，所述第二輸入端為正相輸出端。
[0021]根據(jù)本實(shí)用新型的另一個(gè)方面，本實(shí)用新型提供另一種緩沖電路，其包括:運(yùn)算放大器；連接于運(yùn)算放大器的第二輸入端與接地端之間的基準(zhǔn)電壓源，依次連接于運(yùn)算放大器的輸出端與接地端之間的第二電阻和第一電阻，其中，第一電阻和第二電阻之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)，基準(zhǔn)電壓源與運(yùn)算放大器的第二輸入端相連的一端為第二節(jié)點(diǎn)；依次連接于第二節(jié)點(diǎn)與運(yùn)算放大器的第一輸入端之間的第二開(kāi)關(guān)和第三開(kāi)關(guān)，且運(yùn)算放大器的第一輸入端與所述第一節(jié)點(diǎn)相連；
[0022]連接于第二節(jié)點(diǎn)與運(yùn)算放大器的第二輸入端之間的第一開(kāi)關(guān)；連接于第二開(kāi)關(guān)和第三開(kāi)關(guān)之間的連接節(jié)點(diǎn)與運(yùn)算放大器的第二輸入端之間的第一電容；依次連接于運(yùn)算放大器輸出端與電壓輸出端之間的第四開(kāi)關(guān)和第三電阻；連接于電壓輸出端與接地端之間的第二電容。
[0023]與現(xiàn)有技術(shù)相比，本實(shí)用新型中的帶隙基準(zhǔn)源電路和buffer電路都增設(shè)有存儲(chǔ)電容，通過(guò)分時(shí)控制存儲(chǔ)電容的連接，以先存儲(chǔ)運(yùn)算放大器的輸入失調(diào)電壓，再將其反向加入到反饋環(huán)路中，從而降低運(yùn)算放大器的輸入失調(diào)電壓對(duì)輸出電壓的影響。
【【專(zhuān)利附圖】

【附圖說(shuō)明】】
[0024]為了更清楚地說(shuō)明本實(shí)用新型實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中:
[0025]圖1為現(xiàn)有技術(shù)中的一種帶隙基準(zhǔn)源電路的電路示意圖；
[0026]圖2為本實(shí)用新型在一個(gè)實(shí)施例中的帶隙基準(zhǔn)源電路的電路示意圖；
[0027]圖3a為圖2中的帶隙基準(zhǔn)源電路在一個(gè)實(shí)施例中，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLKA為高電平，第二時(shí)鐘信號(hào)CLKB為低電平時(shí)的等效工作電路圖；
[0028]圖3b為圖2中的帶隙基準(zhǔn)源電路在一個(gè)實(shí)施例中，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLKA為低電平，第二時(shí)鐘信號(hào)CLKB為高電平時(shí)的等效工作電路圖:
[0029]圖4為本實(shí)用新型在一個(gè)實(shí)施例中的buffer電路的電路示意圖；
[0030]圖5a為圖4中的buffer電路在一個(gè)實(shí)施例中，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLKA為高電平，第二時(shí)鐘信號(hào)CLKB為低電平時(shí)的等效工作電路圖；
[0031]圖5b為圖4中的buffer電路在一個(gè)實(shí)施例中，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLKA為低電平，第二時(shí)鐘信號(hào)CLKB為高電平時(shí)的等效工作電路圖；
[0032]圖6為本實(shí)用新型在另一個(gè)實(shí)施例中的帶隙基準(zhǔn)源電路的電路示意圖；
[0033]圖7為本實(shí)用新型在另一個(gè)實(shí)施例中的buffer電路的電路示意圖。
【【具體實(shí)施方式】】
[0034]為使本實(shí)用新型的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)的說(shuō)明。
[0035]此處所稱(chēng)的“一個(gè)實(shí)施例”或“實(shí)施例”是指可包含于本實(shí)用新型至少一個(gè)實(shí)現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說(shuō)明書(shū)中不同地方出現(xiàn)的“在一個(gè)實(shí)施例中”并非均指同一個(gè)實(shí)施例，也不是單獨(dú)的或選擇性的與其他實(shí)施例互相排斥的實(shí)施例。除非特別說(shuō)明，本文中的連接、相連、相接的表示電性連接的詞均表示直接或間接電性相連。文中的連接、相接、串聯(lián)等詞可以理解為間接或者直接的連接相接、串聯(lián)。
[0036]請(qǐng)參考圖2所示，其為本實(shí)用新型在一個(gè)實(shí)施例中的帶隙基準(zhǔn)源電路的電路示意圖。該帶隙基準(zhǔn)源電路包括:運(yùn)算放大器Al ;依次串聯(lián)于運(yùn)算放大器Al的輸出端與接地端GND之間的第三電阻R3、第一電阻Rl和第一雙極型晶體管Q1，依次串聯(lián)于所述運(yùn)算放大器Al的輸出端與接地端GND之間的第二電阻R2和第二雙極型晶體管Q2，第一雙極型晶體管Ql的基極與其集電極相連，以用作二極管，第二雙極型晶體管Q2的基極與其集電極相連，以用作二極管，第三電阻R3和第一電阻Rl之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)VN，第二電阻R2和第二雙極型晶體管Q2之間的連接節(jié)點(diǎn)為第二節(jié)點(diǎn)VP ;依次連接于第二節(jié)點(diǎn)VP與運(yùn)算放大器Al的第一輸入端之間的第二開(kāi)關(guān)K2和第三開(kāi)關(guān)K3,且運(yùn)算放大器Al的第一輸入端與所述第一節(jié)點(diǎn)VN相連；連接于第二節(jié)點(diǎn)VP與運(yùn)算放大器Al的第二輸入端之間的第一開(kāi)關(guān)Kl ;連接于第二開(kāi)關(guān)K2和第三開(kāi)關(guān)K3之間的連接節(jié)點(diǎn)與運(yùn)算放大器Al的第二輸入端之間的第一電容Cl ;依次連接于運(yùn)算放大器Al輸出端與基準(zhǔn)電壓輸出端VREF之間的第四開(kāi)關(guān)K4和第四電阻R4 ;連接于基準(zhǔn)電壓輸出端VREF與接地端GND之間的第二電容C2。
[0037]第一開(kāi)關(guān)Kl和第三開(kāi)關(guān)K3的控制端都與第一時(shí)鐘信號(hào)CLKA相連，第二開(kāi)關(guān)K2和第四開(kāi)關(guān)K4的控制端都與第二時(shí)鐘信號(hào)CLKB相連，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLKA控制第一開(kāi)關(guān)Kl和第三開(kāi)關(guān)K3導(dǎo)通時(shí)，第二時(shí)鐘信號(hào)CLKB控制第二開(kāi)關(guān)K2和第四開(kāi)關(guān)K4關(guān)斷；當(dāng)?shù)诙r(shí)鐘信號(hào)CLKB控制第二開(kāi)關(guān)K2和第四開(kāi)關(guān)K4導(dǎo)通時(shí)，第一時(shí)鐘信號(hào)CLKA控制第一開(kāi)關(guān)Kl和第三開(kāi)關(guān)K3關(guān)斷。
[0038]需要說(shuō)明的是，在圖2所示的實(shí)施例中，所述第一雙極型晶體管Ql和第二雙極型晶體管Q2都為PNP雙極型晶體管，第一 PNP雙極型晶體管Ql的發(fā)射極與第一電阻Rl的一端相連，其集電極與接地端GND相連；第二 PNP雙極型晶體管Q2的發(fā)射極與所述第二電阻R2的一端相連，其集電極與接地端GND相連。在另一個(gè)實(shí)施例中，所述第一雙極型晶體管Ql和第二雙極型晶體管Q2也可以都為NPN(Negative-Positive-Negative)雙極型晶體管，第一 NPN雙極型晶體管Ql的集電極與所述第一電阻Rl的一端相連，其發(fā)射極與接地端GND相連；第二 NPN雙極型晶體管Q2的集電極與所述第二電阻R2的一端相連，其發(fā)射極與接地端GND相連。
[0039]以下參照?qǐng)D2具體介紹本實(shí)用新型中的帶隙基準(zhǔn)源電路的工作原理。
[0040]在圖2所示的實(shí)施例中，所述第一輸入端為負(fù)相輸出端，所述第二輸入端為正相輸出端。圖2中的帶隙基準(zhǔn)源電路還包括振蕩器210，該振蕩器210產(chǎn)生兩相不交疊的第一時(shí)鐘信號(hào)CLKA和第二時(shí)鐘信號(hào)CLKB，以控制四個(gè)開(kāi)關(guān)的導(dǎo)通或者關(guān)斷，假設(shè)時(shí)鐘信號(hào)為高電平時(shí)開(kāi)關(guān)導(dǎo)通，時(shí)鐘信號(hào)為低電平時(shí)開(kāi)關(guān)關(guān)斷。
[0041]當(dāng)振蕩器210輸出為第一控制狀態(tài)(即第一時(shí)鐘信號(hào)CLKA為高電平，第二時(shí)鐘信號(hào)CLKB為低電平)時(shí)，第一開(kāi)關(guān)Kl和第三開(kāi)關(guān)K3導(dǎo)通，第二開(kāi)關(guān)K2和第四開(kāi)關(guān)K4關(guān)斷，圖2的等效工作電路如圖3a所示，第一電容Cl并聯(lián)在運(yùn)算放大器Al的兩個(gè)輸入端(具體為，第一電容Cl的第一連接端與所述運(yùn)算放大器Al的負(fù)相輸入端相連，其第二連接端與所述運(yùn)算放大器Al的正相輸入端相連)，這時(shí)通過(guò)反饋環(huán)路的控制，第一電容Cl會(huì)存儲(chǔ)運(yùn)算放大器Al的輸入失調(diào)電壓VOS (即第一電容Cl又可以稱(chēng)為存儲(chǔ)電容)，第一電容Cl上的電壓VC1 = -V0S。由于這時(shí)反饋環(huán)路中包含運(yùn)算放大器Al的輸入失調(diào)電壓V0S，若第四開(kāi)關(guān)K4導(dǎo)通，基準(zhǔn)電壓輸出端VREF輸出的基準(zhǔn)電壓會(huì)存在很大偏差，因此，這時(shí)第四開(kāi)關(guān)K4應(yīng)關(guān)斷，由第二電容C2上存儲(chǔ)的電壓為后級(jí)電路提供基準(zhǔn)電壓VREF。
[0042]當(dāng)振蕩器210輸出為第二控制狀態(tài)(即第一時(shí)鐘信號(hào)CLKA為低電平，第二時(shí)鐘信號(hào)CLKB為高電平)時(shí)，第一開(kāi)關(guān)Kl和第三開(kāi)關(guān)K3關(guān)斷，第二開(kāi)關(guān)K2和第四開(kāi)關(guān)K4導(dǎo)通，圖2的等效工作電路如圖3b所示，第一電容Cl被反向接入到運(yùn)算放大器Al的正相輸入端(具體為，第一電容Cl的第一連接端由與連接節(jié)點(diǎn)VN相連改為與連接節(jié)點(diǎn)VP相連，其第二連接端依然與所述運(yùn)算放大器Al的正相輸入端相連)，這樣，在運(yùn)算放大器Al的反饋環(huán)路中，第一電容Cl上的電壓VCl = -VOS可以抵消運(yùn)算放大器Al自身的失調(diào)電壓V0S，且運(yùn)算放大器Al的輸出電壓通過(guò)第四電阻R4和第二電容C2組成的低通濾波器將電壓存儲(chǔ)在第二電容C2上為后級(jí)電路提供基準(zhǔn)電壓VREF。由于第一電容Cl上的電壓VCl = -VOS可以抵消運(yùn)算放大器Al自身的失調(diào)電壓V0S，因此，可以降低運(yùn)算放大器Al的輸入失調(diào)電壓VOS對(duì)帶隙基準(zhǔn)電壓VREF的影響，從而提高帶隙基準(zhǔn)源電路輸出的帶隙基準(zhǔn)電壓的精度。
[0043]綜上所述，本實(shí)用新型中的帶隙基準(zhǔn)源電路增設(shè)有存儲(chǔ)電容，通過(guò)分時(shí)控制存儲(chǔ)電容的連接，以先在每個(gè)開(kāi)關(guān)周期中的部分時(shí)間使存儲(chǔ)電容Cl存儲(chǔ)運(yùn)算放大器的輸入失調(diào)電壓V0S，再在每個(gè)開(kāi)關(guān)周期中的另一部分時(shí)間將存儲(chǔ)電容Cl反向接入到運(yùn)算放大器Al的正相輸入端，以抵消運(yùn)算放大器Al自身的失調(diào)電壓V0S，從而降低運(yùn)算放大器Al的輸入失調(diào)電壓對(duì)輸出的帶隙基準(zhǔn)電壓VREF的影響。
[0044]同樣的原理還可以應(yīng)用到其他包括運(yùn)算放大器的反饋環(huán)路中，請(qǐng)參考圖4所示，其為本實(shí)用新型在一個(gè)實(shí)施例中的buffer電路的電路示意圖，其常用于模擬電路中。該buffer電路包括運(yùn)算放大器Al ;連接于運(yùn)算放大器Al的第二輸入端與接地端GND之間的基準(zhǔn)電壓源VREF，依次連接于運(yùn)算放大器Al的輸出端與接地端之間的第二電阻R2和第一電阻Rl，其中，第一電阻Rl和第二電阻R2之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)VN，基準(zhǔn)電壓源VREF與運(yùn)算放大器Al的第二輸入端相連的一端為第二節(jié)點(diǎn)VP ;依次連接于運(yùn)算放大器Al的第一輸入端與第二節(jié)點(diǎn)VP之間的第一電容Cl和第一開(kāi)關(guān)Kl ;連接于第一電容Cl和第一開(kāi)關(guān)Kl之間的連接節(jié)點(diǎn)與第一節(jié)點(diǎn)VN之間的第二開(kāi)關(guān)K2 ;連接于運(yùn)算放大器Al的第一輸入端與第一節(jié)點(diǎn)VN之間的第三開(kāi)關(guān)K3 ;依次連接于運(yùn)算放大器Al輸出端與電壓輸出端VOUT之間的第四開(kāi)關(guān)K4和第三電阻R3 ;連接于電壓輸出端VOUT與接地端GND之間的第二電容C2。
[0045]第一開(kāi)關(guān)Kl和第三開(kāi)關(guān)K3的控制端都與第一時(shí)鐘信號(hào)CLKA相連，第二開(kāi)關(guān)K2和第四開(kāi)關(guān)K4的控制端都與第二時(shí)鐘信號(hào)CLKB相連，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLKA控制第一開(kāi)關(guān)Kl和第三開(kāi)關(guān)K3導(dǎo)通時(shí)，第二時(shí)鐘信號(hào)CLKB控制第二開(kāi)關(guān)K2和第四開(kāi)關(guān)K4關(guān)斷；當(dāng)?shù)诙r(shí)鐘信號(hào)CLKB控制第二開(kāi)關(guān)K2和第四開(kāi)關(guān)K4導(dǎo)通時(shí)，第一時(shí)鐘信號(hào)CLKA控制第一開(kāi)關(guān)Kl和第三開(kāi)關(guān)K3關(guān)斷。
[0046]以下參照?qǐng)D4具體介紹本實(shí)用新型中的buffer電路的工作原理。
[0047]在圖4所示的實(shí)施例中，所述第一輸入端為負(fù)相輸出端，所述第二輸入端為正相輸出端。優(yōu)選的，圖4中的buffer電路還包括振蕩器410，該振蕩器410產(chǎn)生兩相不交疊的第一時(shí)鐘信號(hào)CLKA和第二時(shí)鐘信號(hào)CLKB，以控制四個(gè)開(kāi)關(guān)的導(dǎo)通或者關(guān)斷，假設(shè)時(shí)鐘信號(hào)為高電平時(shí)開(kāi)關(guān)導(dǎo)通，時(shí)鐘信號(hào)為低電平時(shí)開(kāi)關(guān)關(guān)斷。
[0048]當(dāng)振蕩器輸出為第一控制狀態(tài)(即第一時(shí)鐘信號(hào)CLKA為高電平,第二時(shí)鐘信號(hào)CLKB為低電平)時(shí)，第一開(kāi)關(guān)Kl和第三開(kāi)關(guān)K3導(dǎo)通，第二開(kāi)關(guān)K2和第四開(kāi)關(guān)K4關(guān)斷，圖4的等效工作電路如圖5a所示，第一電容Cl并聯(lián)在運(yùn)算放大器Al的兩個(gè)輸入端(具體為，第一電容Cl的第一連接端與所述運(yùn)算放大器Al的負(fù)相輸入端相連，其第二連接端與所述運(yùn)算放大器Al的正相輸入端相連)，這時(shí)通過(guò)反饋環(huán)路的控制，第一電容Cl會(huì)存儲(chǔ)運(yùn)算放大器Al的輸入失調(diào)電壓VOS (其中,第一電容Cl又可以稱(chēng)為存儲(chǔ)電容)，第一電容Cl上的電壓VC1 = -V0S。由于這時(shí)反饋環(huán)路中包含運(yùn)算放大器Al的輸入失調(diào)電壓V0S，若第四開(kāi)關(guān)K4導(dǎo)通，電壓輸出端VOUT輸出的輸出電壓會(huì)存在很大偏差，因此，這時(shí)第四開(kāi)關(guān)K4應(yīng)關(guān)斷，由第二電容C2上存儲(chǔ)的電壓為后級(jí)電路提供輸出電壓V0UT。
[0049]當(dāng)振蕩器輸出為第二控制狀態(tài)(即第一時(shí)鐘信號(hào)CLKA為低電平,第二時(shí)鐘信號(hào)CLKB為高電平)時(shí)，第一開(kāi)關(guān)Kl和第三開(kāi)關(guān)K3關(guān)斷，第二開(kāi)關(guān)K2和第四開(kāi)關(guān)K4導(dǎo)通，圖4的等效工作電路如圖5b所示，第一電容Cl被正向接入到運(yùn)算放大器Al的負(fù)相輸入端(具體為，第一電容Cl的第一連接依然與所述運(yùn)算放大器Al的負(fù)相輸入端相連，其第二連接端由與連接節(jié)點(diǎn)VP相連，改為與連接節(jié)點(diǎn)VN相連)，使得第一電容Cl加在運(yùn)算放大器Al負(fù)相輸入端上的電壓(VCl = -V0S)和運(yùn)算放大器Al正相輸入端的失調(diào)電壓VOS同方向，這樣，在運(yùn)算放大器Al的反饋環(huán)路中，第一電容Cl上的電壓VCl =-VOS可以抵消運(yùn)算放大器Al自身的失調(diào)電壓V0S，且運(yùn)算放大器Al的輸出電壓通過(guò)第三電阻R3和第二電容C2組成的低通濾波器將電壓存儲(chǔ)在第二電容C2上為后級(jí)電路提供輸出電壓V0UT。由于第一電容Cl上的電壓VCl = -VOS可以抵消運(yùn)算放大器Al自身的失調(diào)電壓V0S，因此，可以降低運(yùn)算放大器Al的輸入失調(diào)電壓VOS對(duì)輸出電壓VOUT的影響，從而提高buffer電路輸出電壓VOUT的精度。
[0050]綜上所述,本實(shí)用新型中的buffer電路增設(shè)有存儲(chǔ)電容,通過(guò)分時(shí)控制存儲(chǔ)電容的連接，以先在每個(gè)開(kāi)關(guān)周期中的部分時(shí)間使存儲(chǔ)電容Cl存儲(chǔ)運(yùn)算放大器的輸入失調(diào)電壓V0S，再在每個(gè)開(kāi)關(guān)周期中的另一部分時(shí)間將存儲(chǔ)電容Cl正向接入到運(yùn)算放大器Al的負(fù)相輸入端，以抵消運(yùn)算放大器Al自身的失調(diào)電壓V0S，從而降低運(yùn)算放大器Al的輸入失調(diào)電壓對(duì)輸出電壓VOUT的影響。
[0051]綜合上述兩種實(shí)施例可知，本實(shí)用新型中的帶隙基準(zhǔn)源電路是先在每個(gè)開(kāi)關(guān)周期中的部分時(shí)間使存儲(chǔ)電容Cl存儲(chǔ)運(yùn)算放大器的輸入失調(diào)電壓V0S，再在每個(gè)開(kāi)關(guān)周期中的另一部分時(shí)間將存儲(chǔ)電容Cl反向接入到運(yùn)算放大器Al的正相輸入端，以抵消運(yùn)算放大器Al自身的失調(diào)電壓VOS ;而本實(shí)用新型中的buffer電路是先在每個(gè)開(kāi)關(guān)周期中的部分時(shí)間使存儲(chǔ)電容Cl存儲(chǔ)運(yùn)算放大器的輸入失調(diào)電壓V0S，再在每個(gè)開(kāi)關(guān)周期中的另一部分時(shí)間將存儲(chǔ)電容Cl正向接入到運(yùn)算放大器Al的負(fù)相輸入端，以抵消運(yùn)算放大器Al自身的失調(diào)電壓VOS。
[0052]由此容易想到的是，可以將圖2所示的帶隙基準(zhǔn)源電路中的第一開(kāi)關(guān)K1、第二開(kāi)關(guān)K2、第三開(kāi)關(guān)K3和第一電容Cl對(duì)第一節(jié)點(diǎn)VN、第二節(jié)點(diǎn)VP和運(yùn)算放大器Al的連接關(guān)系進(jìn)行修改，以使本實(shí)用新型中的帶隙基準(zhǔn)源電路先在每個(gè)開(kāi)關(guān)周期中的部分時(shí)間使存儲(chǔ)電容Cl存儲(chǔ)運(yùn)算放大器的輸入失調(diào)電壓V0S，再在每個(gè)開(kāi)關(guān)周期中的另一部分時(shí)間將存儲(chǔ)電容Cl正向接入到運(yùn)算放大器Al的負(fù)相輸入端，以抵消運(yùn)算放大器Al自身的失調(diào)電壓V0S。具體請(qǐng)參考圖6所述，該圖中的帶隙基準(zhǔn)源電路包括:運(yùn)算放大器Al ;依次串聯(lián)于運(yùn)算放大器Al的輸出端與接地端GND之間的第三電阻R3、第一電阻Rl和第一雙極型晶體管Q1，依次串聯(lián)于所述運(yùn)算放大器Al的輸出端與接地端GND之間的第二電阻R2和第二雙極型晶體管Q2，第一雙極型晶體管Ql的基極與其集電極相連，以用作二極管，第二雙極型晶體管Q2的基極與其集電極相連，以用作二極管，第三電阻R3和第一電阻Rl之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)VN，第二電阻R2和第二雙極型晶體管Q2之間的連接節(jié)點(diǎn)為第二節(jié)點(diǎn)VP ;依次連接于運(yùn)算放大器Al的第一輸入端與第二節(jié)點(diǎn)VP之間的第一電容Cl和第一開(kāi)關(guān)Kl ；連接于第一電容Cl和第一開(kāi)關(guān)Kl之間的連接節(jié)點(diǎn)與第一節(jié)點(diǎn)VN之間的第二開(kāi)關(guān)K2;連接于運(yùn)算放大器Al的第一輸入端與第一節(jié)點(diǎn)VN之間的第三開(kāi)關(guān)K3 ;依次連接于運(yùn)算放大器Al輸出端與基準(zhǔn)電壓輸出端VREF之間的第四開(kāi)關(guān)K4和第四電阻R4 ;連接于基準(zhǔn)電壓輸出端VREF與接地端GND之間的第二電容C2。
[0053]在另一個(gè)實(shí)施例中，可以將圖4的buffer電路中的第一開(kāi)關(guān)K1、第二開(kāi)關(guān)K2、第三開(kāi)關(guān)K3和第一電容Cl對(duì)第一節(jié)點(diǎn)VN、第二節(jié)點(diǎn)VP和運(yùn)算放大器Al的連接關(guān)系進(jìn)行修改，以使本實(shí)用新型中的buffer電路先在每個(gè)開(kāi)關(guān)周期中的部分時(shí)間使存儲(chǔ)電容Cl存儲(chǔ)運(yùn)算放大器的輸入失調(diào)電壓V0S，再在每個(gè)開(kāi)關(guān)周期中的另一部分時(shí)間將存儲(chǔ)電容Cl反向接入到運(yùn)算放大器Al的正相輸入端，以抵消運(yùn)算放大器Al自身的失調(diào)電壓V0S。具體請(qǐng)參考圖7所示，該圖中的buffer電路包括運(yùn)算放大器Al ;連接于運(yùn)算放大器Al的第二輸入端與接地端GND之間的基準(zhǔn)電壓源VREF，依次連接于運(yùn)算放大器Al的輸出端與接地端之間的第二電阻R2和第一電阻R1，其中，第一電阻Rl和第二電阻R2之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)VN，基準(zhǔn)電壓源VREF與運(yùn)算放大器Al的第二輸入端相連的一端為第二節(jié)點(diǎn)VP ;依次連接于第二節(jié)點(diǎn)VP與運(yùn)算放大器Al的第一輸入端之間的第二開(kāi)關(guān)K2和第三開(kāi)關(guān)K3，且運(yùn)算放大器Al的第一輸入端與所述第一節(jié)點(diǎn)VN相連；連接于第二節(jié)點(diǎn)VP與運(yùn)算放大器Al的第二輸入端之間的第一開(kāi)關(guān)Kl ;連接于第二開(kāi)關(guān)K2和第三開(kāi)關(guān)K3之間的連接節(jié)點(diǎn)與運(yùn)算放大器Al的第二輸入端之間的第一電容Cl ;依次連接于運(yùn)算放大器Al輸出端與電壓輸出端VOUT之間的第四開(kāi)關(guān)K4和第三電阻R3 ;連接于電壓輸出端VOUT與接地端GND之間的第二電容C2。
[0054]綜上所述，本實(shí)用新型中的帶隙基準(zhǔn)源電路和buffer電路都增設(shè)有存儲(chǔ)電容，通過(guò)分時(shí)控制存儲(chǔ)電容的連接，以先存儲(chǔ)運(yùn)算放大器的輸入失調(diào)電壓，再將其反向加入到反饋環(huán)路中，從而與降低運(yùn)算放大器的輸入失調(diào)電壓對(duì)輸出電壓的影響。
[0055]本實(shí)用新型中的在本實(shí)用新型中，“連接”、相連、“連”、“接”等表示電性相連的詞語(yǔ)，如無(wú)特別說(shuō)明，則表示直接或間接的電性連接。
[0056]需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對(duì)本實(shí)用新型的【具體實(shí)施方式】所做的任何改動(dòng)均不脫離本實(shí)用新型的權(quán)利要求書(shū)的范圍。相應(yīng)地，本實(shí)用新型的權(quán)利要求的范圍也并不僅僅局限于前述【具體實(shí)施方式】。
【權(quán)利要求】
1.一種帶隙基準(zhǔn)源電路，其特征在于，其包括: 運(yùn)算放大器(Al)； 依次串聯(lián)于運(yùn)算放大器(Al)的輸出端與接地端(GND)之間的第三電阻(R3)、第一電阻(Rl)和第一雙極型晶體管(Ql)，依次串聯(lián)于所述運(yùn)算放大器(Al)的輸出端與接地端(GND)之間的第二電阻(R2)和第二雙極型晶體管(Q2)，第一雙極型晶體管(Ql)的基極與其集電極相連，第二雙極型晶體管(Q2)的基極與其集電極相連，第三電阻(R3)和第一電阻(Rl)之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)(VN)，第二電阻(R2)和第二雙極型晶體管(Q2)之間的連接節(jié)點(diǎn)為第二節(jié)點(diǎn)(VP)； 依次連接于第二節(jié)點(diǎn)(VP)與運(yùn)算放大器(Al)的第一輸入端之間的第二開(kāi)關(guān)(K2)和第三開(kāi)關(guān)(K3)，且運(yùn)算放大器(Al)的第一輸入端與所述第一節(jié)點(diǎn)(VN)相連； 連接于第二節(jié)點(diǎn)(VP)與運(yùn)算放大器(Al)的第二輸入端之間的第一開(kāi)關(guān)(Kl)； 連接于第二開(kāi)關(guān)(K2)和第三開(kāi)關(guān)(K3)之間的連接節(jié)點(diǎn)與運(yùn)算放大器(Al)的第二輸入端之間的第一電容(Cl)； 依次連接于運(yùn)算放大器(Al)輸出端與基準(zhǔn)電壓輸出端(VREF)之間的第四開(kāi)關(guān)(K4)和第四電阻(R4)； 連接于基準(zhǔn)電壓輸出端(VREF)與接地端(GND)之間的第二電容(C2)。
2.一種帶隙基準(zhǔn)源電路，其特征在于，其包括: 運(yùn)算放大器(Al)； 依次串聯(lián)于運(yùn)算放大器(Al)的輸出端與接地端(GND)之間的第三電阻(R3)、第一電阻(Rl)和第一雙極型晶體管(Ql)，依次串聯(lián)于所述運(yùn)算放大器(Al)的輸出端與接地端(GND)之間的第二電阻(R2)和第二雙極型晶體管(Q2)，第一雙極型晶體管(Ql)的基極與其集電極相連，第二雙極型晶體管(Q2)的基極與其集電極相連，第三電阻(R3)和第一電阻(Rl)之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)(VN)，第二電阻(R2)和第二雙極型晶體管(Q2)之間的連接節(jié)點(diǎn)為第二節(jié)點(diǎn)(VP)； 依次連接于運(yùn)算放大器(Al)的第一輸入端與第二節(jié)點(diǎn)(VP)之間的第一電容(Cl)和第一開(kāi)關(guān)(Kl);連接于第一電容(Cl)和第一開(kāi)關(guān)(Kl)之間的連接節(jié)點(diǎn)與第一節(jié)點(diǎn)(VN)之間的第二開(kāi)關(guān)(K2)； 連接于運(yùn)算放大器(Al)的第一輸入端與第一節(jié)點(diǎn)(VN)之間的第三開(kāi)關(guān)(K3)； 依次連接于運(yùn)算放大器(Al)輸出端與基準(zhǔn)電壓輸出端(VREF)之間的第四開(kāi)關(guān)(K4)和第四電阻(R4)； 連接于基準(zhǔn)電壓輸出端(VREF)與接地端(GND)之間的第二電容(C2)。
3.根據(jù)權(quán)利要求1或者2所述的帶隙基準(zhǔn)源電路，其特征在于， 第一開(kāi)關(guān)(Kl)和第三開(kāi)關(guān)(K3)的控制端都與第一時(shí)鐘信號(hào)(CLKA)相連，第二開(kāi)關(guān)(K2)和第四開(kāi)關(guān)(K4)的控制端都與第二時(shí)鐘信號(hào)(CLKB)相連， 當(dāng)?shù)谝粫r(shí)鐘信號(hào)(CLKA)控制第一開(kāi)關(guān)(Kl)和第三開(kāi)關(guān)(K3)導(dǎo)通時(shí)，第二時(shí)鐘信號(hào)(CLKB)控制第二開(kāi)關(guān)(K2)和第四開(kāi)關(guān)(K4)關(guān)斷；當(dāng)?shù)诙r(shí)鐘信號(hào)(CLKB)控制第二開(kāi)關(guān)(K2)和第四開(kāi)關(guān)(K4)導(dǎo)通時(shí)，第一時(shí)鐘信號(hào)(CLKA)控制第一開(kāi)關(guān)(Kl)和第三開(kāi)關(guān)(K3)關(guān)斷。
4.根據(jù)權(quán)利要求3所述的帶隙基準(zhǔn)源電路，其特征在于，所述第一雙極型晶體管(Ql)和第二雙極型晶體管(Q2)都為PNP雙極型晶體管， 第一雙極型晶體管(Ql)的發(fā)射極與第一電阻(Rl)的一端相連，其集電極與接地端(GND)相連；第二雙極型晶體管(Q2)的發(fā)射極與所述第二電阻(R2)的一端相連，其集電極與接地端(GND)相連。
5.根據(jù)權(quán)利要求3所述的帶隙基準(zhǔn)源電路，其特征在于，所述第一雙極型晶體管(Ql)和第二雙極型晶體管(Q2)都為NPN雙極型晶體管， 第一雙極型晶體管(Ql)的集電極與所述第一電阻(Rl)的一端相連，其發(fā)射極與接地端(GND)相連；第二雙極型晶體管(Q2)的集電極與所述第二電阻(R2)的一端相連，其發(fā)射極與接地端(GND)相連。
6.根據(jù)權(quán)利要求3所述的帶隙基準(zhǔn)源電路，其特征在于，其還包括振蕩器，該振蕩器產(chǎn)生兩相不交疊的所述第一時(shí)鐘信號(hào)(CLKA)和所述第二時(shí)鐘信號(hào)(CLKB)， 所述第一輸入端為負(fù)相輸出端，所述第二輸入端為正相輸出端。
7.一種緩沖電路，其特征在于，其包括: 運(yùn)算放大器(Al)； 連接于運(yùn)算放大器(Al)的第二輸入端與接地端(GND)之間的基準(zhǔn)電壓源(VREF)，依次連接于運(yùn)算放大器(Al)的輸出端與接地端(GND)之間的第二電阻(R2)和第一電阻(Rl)，其中，第一電阻(Rl)和第二電阻(R2)之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)(VN)，基準(zhǔn)電壓源(VREF)與運(yùn)算放大器(Al)的第二輸入端相連的一端為第二節(jié)點(diǎn)(VP)； 依次連接于運(yùn)算放大器(Al)的第一輸入端與第二節(jié)點(diǎn)(VP)之間的第一電容(Cl)和第一開(kāi)關(guān)(Kl)； 連接于第一電容(Cl)和第一開(kāi)關(guān)(Kl)之間的連接節(jié)點(diǎn)與第一節(jié)點(diǎn)(VN)之間的第二開(kāi)關(guān)(K2)； 連接于運(yùn)算放大器(Al)的第一輸入端與第一節(jié)點(diǎn)(VN)之間的第三開(kāi)關(guān)(K3)； 依次連接于運(yùn)算放大器(Al)輸出端與電壓輸出端(VOUT)之間的第四開(kāi)關(guān)(K4)和第三電阻(R3)； 連接于電壓輸出端(VOUT)與接地端(GND)之間的第二電容(C2)。
8.一種緩沖電路，其特征在于，其包括: 運(yùn)算放大器(Al)； 連接于運(yùn)算放大器(Al)的第二輸入端與接地端(GND)之間的基準(zhǔn)電壓源(VREF)，依次連接于運(yùn)算放大器(Al)的輸出端與接地端之間的第二電阻(R2)和第一電阻(Rl)，其中，第一電阻(Rl)和第二電阻(R2)之間的連接節(jié)點(diǎn)為第一節(jié)點(diǎn)(VN)，基準(zhǔn)電壓源(VREF)與運(yùn)算放大器(Al)的第二輸入端相連的一端為第二節(jié)點(diǎn)(VP)； 依次連接于第二節(jié)點(diǎn)(VP)與運(yùn)算放大器(Al)的第一輸入端之間的第二開(kāi)關(guān)(K2)和第三開(kāi)關(guān)(K3)，且運(yùn)算放大器(Al)的第一輸入端與所述第一節(jié)點(diǎn)(VN)相連； 連接于第二節(jié)點(diǎn)(VP)與運(yùn)算放大器(Al)的第二輸入端之間的第一開(kāi)關(guān)(Kl);連接于第二開(kāi)關(guān)(K2)和第三開(kāi)關(guān)(K3)之間的連接節(jié)點(diǎn)與運(yùn)算放大器(Al)的第二輸入端之間的第一電容(Cl)； 依次連接于運(yùn)算放大器(Al)輸出端與電壓輸出端(VOUT)之間的第四開(kāi)關(guān)(K4)和第三電阻(R3)； 連接于電壓輸出端(VOUT)與接地端(GND)之間的第二電容(C2)。
9.根據(jù)權(quán)利要求7或者8所述的緩沖電路，其特征在于， 第一開(kāi)關(guān)(Kl)和第三開(kāi)關(guān)(K3)的控制端都與第一時(shí)鐘信號(hào)(CLKA)相連，第二開(kāi)關(guān)(K2)和第四開(kāi)關(guān)(K4)的控制端都與第二時(shí)鐘信號(hào)(CLKB)相連， 當(dāng)?shù)谝粫r(shí)鐘信號(hào)(CLKA)控制第一開(kāi)關(guān)(Kl)和第三開(kāi)關(guān)(K3)導(dǎo)通時(shí)，第二時(shí)鐘信號(hào)(CLKB)控制第二開(kāi)關(guān)(K2)和第四開(kāi)關(guān)(K4)關(guān)斷；當(dāng)?shù)诙r(shí)鐘信號(hào)(CLKB)控制第二開(kāi)關(guān)(K2)和第四開(kāi)關(guān)(K4)導(dǎo)通時(shí)，第一時(shí)鐘信號(hào)(CLKA)控制第一開(kāi)關(guān)(Kl)和第三開(kāi)關(guān)(K3)關(guān)斷。
10.根據(jù)權(quán)利要求9所述的緩沖電路，其特征在于，其還包括振蕩器，該振蕩器產(chǎn)生兩相不交疊的所述第一時(shí)鐘信號(hào)(CLKA)和所述第二時(shí)鐘信號(hào)(CLKB)， 所述第一輸入端為負(fù)相輸出端，所述第二輸入端為正相輸出端。
【文檔編號(hào)】G05F3/30GK203930569SQ201420317854
【公開(kāi)日】2014年11月5日 申請(qǐng)日期:2014年6月13日 優(yōu)先權(quán)日:2014年6月13日
【發(fā)明者】田文博, 王釗 申請(qǐng)人:無(wú)錫中星微電子有限公司