低功耗、低溫度系數(shù)基準源電路的制作方法
【專利摘要】本發(fā)明提供的低功耗、低溫度系數(shù)基準源電路，涉及模擬集成電路領域。該電路，包括：啟動電路，與溫度成正比的電流產生電路，基準電壓產生電路和襯底偏置電路；其中，所述與溫度成正比的電流產生電路用于產生正溫度系數(shù)的電流，為電路中各個支路提供所需電流；所述基準電壓產生電路用于產生與溫度無關的基準電壓；所述襯底偏置電路用于產生襯底偏置電壓，對所述基準電壓產生電路進行溫度補償。本發(fā)明的電路，解決了現(xiàn)有的基準源電路都是基于帶隙基準，需要一個高的電源電壓，不能滿足低功耗的需求的問題，實現(xiàn)在滿足低功耗的前提下具有良好的溫度特性。
【專利說明】低功耗、低溫度系數(shù)基準源電路
【技術領域】
[0001] 本發(fā)明涉及模擬集成電路領域，特別是指低功耗、低溫度系數(shù)基準源電路。
【背景技術】
[0002] 基準電壓源電路是集成電路設計中一個不可或缺的單元模塊，被廣泛的應用在各 種模擬集成電路、數(shù)?；旌霞呻娐泛蛿?shù)字集成電路中。隨著各種便攜式移動通信和計算 產品的普及，低電源電壓和低功耗已經成為模擬電路設計的主要主題之一。
[0003] 傳統(tǒng)的基準源電路都是基于帶隙基準，利用標準CMOS (Comp 1 ementary Metal Oxide Semiconductor FET，互補金屬氧化物半導體場效應晶體管）工藝中的垂直BJT管， 來得到一個近似于溫度無關的電壓源，輸出電壓一般為1. 25V，這意味著需要一個更高的電 源電壓，不能滿足低功耗的需求。因此，目前的技術方案在電路結構、功耗和溫度系數(shù)等方 面不能很好的滿足性能要求，特別是在低功耗的要求下實現(xiàn)一個低溫度系數(shù)的基準電壓源 還存在很大困難。
【發(fā)明內容】
[0004] 本發(fā)明的目的是提供低功耗、低溫度系數(shù)基準源電路，實現(xiàn)在滿足低功耗的前提 下具有良好的溫度特性。
[0005] 為達到上述目的，本發(fā)明的實施例提供一種低功耗、低溫度系數(shù)基準源電路，包 括：
[0006] 啟動電路，與溫度成正比的電流產生電路，基準電壓產生電路和襯底偏置電路；其 中，
[0007] 所述與溫度成正比的電流產生電路用于產生正溫度系數(shù)的電流，為電路中各個支 路提供所需電流；
[0008] 所述基準電壓產生電路用于產生與溫度無關的基準電壓；
[0009] 所述襯底偏置電路用于產生襯底偏置電壓，對所述基準電壓產生電路進行溫度補 償。
[0010] 其中，所述與溫度成正比的電流產生電路包括：
[0011] 第一 NM0S晶體管MN1、第二NM0S晶體管MN2、第三NM0S晶體管MN3、第四NM0S晶 體管MN4、第一 PM0S晶體管MP1、第二PM0S晶體管MP2和第三PM0S晶體管MP3,其中，
[0012] 所述第一 NM0S晶體管麗1的源極、所述第一 NM0S晶體管麗1的襯底、所述第三 NM0S晶體管MN3的源極、所述第三NM0S晶體管MN3的襯底、所述第四NM0S晶體管MN4的源 極以及所述第四NM0S晶體管MN4的襯底接地GND ;
[0013] 所述第一 NM0S晶體管麗1的柵極接所述第二NM0S晶體管麗2的柵極，所述第一 NM0S晶體管MN1的柵極與所述第一 NM0S晶體管MN1的漏極短接；
[0014] 所述第二NM0S晶體管麗2的源極接所述第四NM0S晶體管MN4的漏極，所述第二 NM0S晶體管MN2的源極與所述第二NM0S晶體管MN2的襯底短接；
[0015] 所述第三NM0S晶體管MN3的柵極接所述第四NM0S晶體管MN4的柵極，所述第三 NM0S晶體管MN3的柵極與所述第三NM0S晶體管MN3的漏極短接；
[0016] 所述第一 PM0S晶體管MP1的源極、所述第一 PM0S晶體管MP1的襯底、所述第二 PM0S晶體管MP2的源極、所述第二PM0S晶體管MP2的襯底、所述第三PM0S晶體管MP3的源 極以及所述第三PM0S晶體管MP3的襯底接電源電壓VDD ;
[0017] 所述第一 PM0S晶體管MP1的漏極接所述第三NM0S晶體管麗3的漏極，所述第一 PM0S晶體管MP1的柵極接所述第三PM0S晶體管MP3的柵極；
[0018] 所述第二PM0S晶體管MP2的漏極接所述第一 NM0S晶體管麗1的漏極，所述第二 PM0S晶體管MP2的柵極接所述第三PM0S晶體管MP3的柵極；
[0019] 所述第三PM0S晶體管MP3的漏極接所述第二NM0S晶體管麗2的漏極，所述第三 PM0S晶體管MP3的柵極與所述第三PM0S晶體管MP3的漏極短接；
[0020] 所述第四NM0S晶體管MN4的電流12鏡像之后，為電路中各個支路提供所需電流。
[0021] 其中，所述啟動電路包括：
[0022] 第五NM0S晶體管MS0、第六NM0S晶體管MS 1、第七NM0S晶體管MS2、第四PM0S晶 體管MS3和第一 PM0S晶體管電容MS4,其中，
[0023] 所述第五NM0S晶體管MS0的襯底、所述第六NM0S晶體管MSI的源極、所述第六 NM0S晶體管MSI的襯底、所述第七NM0S晶體管MS2的源極以及所述第七NM0S晶體管MS2 的襯底接地GND ;
[0024] 所述第五NM0S晶體管MS0的柵極接所述第六NM0S晶體管MSI的漏極和所述第一 PM0S晶體管電容MS4的柵極，所述第五NM0S晶體管MS0的源極接所述第三NM0S晶體管MN3 的漏極作為所述啟動電路的一控制端；
[0025] 所述第六NM0S晶體管MSI的柵極接所述第七NM0S晶體管MS2的柵極；
[0026] 所述第七NM0S晶體管MS2的柵極與所述第七NM0S晶體管MS2的漏極短接；
[0027] 所述第四PM0S晶體管MS3的源極、所述第四PM0S晶體管MS3的襯底、所述第一 PM0S晶體管電容MS4的源極、所述第一 PM0S晶體管電容MS4的漏極以及所述第一 PM0S晶 體管電容MS4的襯底接電源電壓VDD ;
[0028] 所述第四PM0S晶體管MS3的漏極接所述第七NM0S晶體管MS2的漏極，所述第四 PM0S晶體管MS3的柵極接所述第五NM0S晶體管MS0的漏極和所述第一 PM0S晶體管MP1的 柵極作為所述基準源的啟動電路的另一輸出端。
[0029] 其中，所述基準電壓產生電路包括：
[0030] 第八NM0S晶體管麗5、第九NM0S晶體管MN6和第五PM0S晶體管MP4，其中
[0031] 所述第八NM0S晶體管MN5的柵極與所述第八NM0S晶體管MN5的漏極短接，所述 第八NM0S晶體管MN5的源極接所述第九NM0S晶體管MN6的漏極，并作為所述基準源電路 的輸出端；
[0032] 所述第九NM0S晶體管MN6的源極、所述第九NM0S晶體管MN6的襯底接地GND，所 述第九NM0S晶體管MN6的柵極接所述第八NM0S晶體管MN5的柵極；
[0033] 所述第五PM0S晶體管MP4的源極、所述第五PM0S晶體管MP4的襯底接電源電壓 VDD，所述第五PM0S晶體管MP4的柵極接所述第三PM0S晶體管MP3的柵極，所述第五PM0S 晶體管MP4的漏極接所述第八NM0S晶體管麗5的漏極。
[0034] 其中，所述襯底偏置電路包括：
[0035] 第十NM0S晶體管麗7和第六PM0S晶體管MP5,其中，
[0036] 所述第十NM0S晶體管MN7的源極和襯底接地GND ;
[0037] 所述第十NM0S晶體管麗7的柵極和漏極短接并接所述第八NM0S晶體管麗5的襯 底；
[0038] 所述第六PM0S晶體管MP5的源級和襯底接電源電壓VDD ;
[0039] 所述第六PM0S晶體管MP5的柵極接所述第五PM0S晶體管MP4的柵極，所述第六 PM0S晶體管MP5的漏極接所述第十NM0S晶體管麗7的漏極；
[0040] 所述第十NM0S晶體管MN7的柵極為所述第八NM0S晶體管MN5的襯底提供偏置電 壓。
[0041] 其中，所述第二PM0S晶體管MP2和所述第六PM0S晶體管MP5的寬長比相同；
[0042] 所述第三PM0S晶體管MP3和所述第五PM0S晶體管MP4的寬長比相同，且為所述 第二PM0S晶體管MP2和所述第六PM0S晶體管MP5的寬長比的四倍；
[0043] 所述第一 PM0S晶體管MP1的寬長比為所述第二PM0S晶體管MP2和所述第六PM0S 晶體管MP5的寬長比的八倍。
[0044] 本發(fā)明的上述技術方案的有益效果如下：
[0045] 本發(fā)明實施例的低功耗、低溫度系數(shù)基準源電路，在滿足低功耗的前提下具有良 好的溫度特性。
【專利附圖】
【附圖說明】
[0046] 圖1為本發(fā)明實施例低功耗、低溫度系數(shù)基準源電路示意圖。
【具體實施方式】
[0047] 為使本發(fā)明要解決的技術問題、技術方案和優(yōu)點更加清楚，下面將結合附圖及具 體實施例進行詳細描述。
[0048] 本發(fā)明針對現(xiàn)有的基準源電路都是基于帶隙基準，需要一個高的電源電壓，不能 滿足低功耗的需求的問題，提供了一種低功耗、低溫度系數(shù)基準源電路，實現(xiàn)在滿足低功耗 的前提下具有良好的溫度特性。
[0049] 如圖1所示，本發(fā)明實施例的低功耗、低溫度系數(shù)基準源電路，包括：
[0050] 啟動電路，與溫度成正比的電流產生電路，基準電壓產生電路和襯底偏置電路；其 中，
[0051] 所述與溫度成正比的電流產生電路用于產生正溫度系數(shù)的電流，為電路中各個支 路提供所需電流；
[0052] 所述基準電壓產生電路用于產生與溫度無關的基準電壓；
[0053] 所述襯底偏置電路用于產生襯底偏置電壓，對所述基準電壓產生電路進行溫度補 償。
[0054] 進一步地，所述與溫度成正比的電流產生電路包括：第一 NM0S晶體管麗1、第二 NM0S晶體管MN2、第三NM0S晶體管MN3、第四NM0S晶體管MN4、第一 PM0S晶體管MP1、第二 PM0S晶體管MP2和第三PM0S晶體管MP3,其中，所述第一 NM0S晶體管MN1的源極、所述第 一 NMOS晶體管MN1的襯底、所述第三NMOS晶體管MN3的源極、所述第三NMOS晶體管MN3的 襯底、所述第四NM0S晶體管MN4的源極以及所述第四NM0S晶體管MN4的襯底接地GND ;所 述第一 NMOS晶體管MN1的柵極接所述第二NMOS晶體管MN2的柵極，所述第一 NMOS晶體管 麗1的柵極與所述第一 NMOS晶體管麗1的漏極短接；所述第二NMOS晶體管麗2的源極接所 述第四NMOS晶體管MN4的漏極，所述第二NMOS晶體管麗2的源極與所述第二NMOS晶體管 MN2的襯底短接；所述第三NMOS晶體管MN3的柵極接所述第四NMOS晶體管MN4的柵極，所 述第三NMOS晶體管麗3的柵極與所述第三NMOS晶體管麗3的漏極短接；所述第一 PM0S晶 體管MP1的源極、所述第一 PM0S晶體管MP1的襯底、所述第二PM0S晶體管MP2的源極、所 述第二PM0S晶體管MP2的襯底、所述第三PM0S晶體管MP3的源極以及所述第三PM0S晶體 管MP3的襯底接電源電壓VDD ;所述第一 PM0S晶體管MP1的漏極接所述第三NMOS晶體管 MN3的漏極，所述第一 PM0S晶體管MP1的柵極接所述第三PM0S晶體管MP3的柵極；所述第 二PM0S晶體管MP2的漏極接所述第一 NMOS晶體管麗1的漏極，所述第二PM0S晶體管MP2 的柵極接所述第三PM0S晶體管MP3的柵極；所述第三PM0S晶體管MP3的漏極接所述第二 NMOS晶體管MN2的漏極，所述第三PM0S晶體管MP3的柵極與所述第三PM0S晶體管MP3的 漏極短接；所述第四NMOS晶體管MN4的電流12鏡像之后，為電路中各個支路提供所需電 流。
[0055] 進一步地，所述啟動電路包括：第五NM0S晶體管MS0、第六NM0S晶體管MSI、第七 NM0S晶體管MS2、第四PM0S晶體管MS3和第一 PM0S晶體管電容MS4,其中，所述第五NM0S 晶體管MS0的襯底、所述第六NMOS晶體管MSI的源極、所述第六NMOS晶體管MSI的襯底、 所述第七NM0S晶體管MS2的源極以及所述第七NM0S晶體管MS2的襯底接地GND ;所述第 五NM0S晶體管MS0的柵極接所述第六NM0S晶體管MSI的漏極和所述第一 PM0S晶體管電 容MS4的柵極，所述第五NM0S晶體管MS0的源極接所述第三NM0S晶體管麗3的漏極作為 所述啟動電路的一控制端；所述第六NM0S晶體管MSI的柵極接所述第七NM0S晶體管MS2 的柵極；所述第七NM0S晶體管MS2的柵極與所述第七NM0S晶體管MS2的漏極短接；所述第 四PM0S晶體管MS3的源極、所述第四PM0S晶體管MS3的襯底、所述第一 PM0S晶體管電容 MS4的源極、所述第一 PM0S晶體管電容MS4的漏極以及所述第一 PM0S晶體管電容MS4的襯 底接電源電壓VDD ;所述第四PM0S晶體管MS3的漏極接所述第七NM0S晶體管MS2的漏極， 所述第四PM0S晶體管MS3的柵極接所述第五NM0S晶體管MS0的漏極和所述第一 PM0S晶 體管MP1的柵極作為所述基準源的啟動電路的另一輸出端。
[0056] 進一步地，所述基準電壓產生電路包括：第八NM0S晶體管MN5、第九NM0S晶體管 MN6和第五PM0S晶體管MP4,其中，所述第八NM0S晶體管MN5的柵極與所述第八NM0S晶體 管MN5的漏極短接，所述第八NM0S晶體管MN5的源極接所述第九NM0S晶體管MN6的漏極， 并作為所述基準源電路的輸出端；所述第九NM0S晶體管MN6的源極、所述第九NM0S晶體 管MN6的襯底接地GND，所述第九NM0S晶體管MN6的柵極接所述第八NM0S晶體管MN5的柵 極；所述第五PM0S晶體管MP4的源極、所述第五PM0S晶體管MP4的襯底接電源電壓VDD， 所述第五PM0S晶體管MP4的柵極接所述第三PM0S晶體管MP3的柵極，所述第五PM0S晶體 管MP4的漏極接所述第八NM0S晶體管麗5的漏極。
[0057] 進一步地，所述襯底偏置電路包括：第十NM0S晶體管麗7和第六PM0S晶體管MP5， 其中，所述第十NM0S晶體管MN7的源極和襯底接地GND ;所述第十NM0S晶體管MN7的柵極 和漏極短接并接所述第八NMOS晶體管MN5的襯底；所述第六PMOS晶體管MP5的源級和襯 底接電源電壓VDD ;所述第六PM0S晶體管MP5的柵極接所述第五PM0S晶體管MP4的柵極， 所述第六PM0S晶體管MP5的漏極接所述第十NM0S晶體管MN7的漏極；所述第十NM0S晶體 管麗7的柵極為所述第八NM0S晶體管麗5的襯底提供偏置電壓。
[0058] 進一步地，所述第二PM0S晶體管MP2和所述第六PM0S晶體管MP5的寬長比相同； 所述第三PM0S晶體管MP3和所述第五PM0S晶體管MP4的寬長比相同，且為所述第二PM0S 晶體管MP2和所述第六PM0S晶體管MP5的寬長比的四倍；所述第一 PM0S晶體管MP1的寬 長比為所述第二PM0S晶體管MP2和所述第六PM0S晶體管MP5的寬長比的八倍。
[0059] 在上述實施例中，由圖1可知，第三NM0S晶體管MN3工作在飽和區(qū)，第四NM0S晶 體管MN4工作在深線性區(qū)，其余晶體管都工作在亞閾值區(qū)，本發(fā)明實施例的基準源一方面 通過電流產生電路來實現(xiàn)一個正溫度系數(shù)的電壓，其中AV es'是當?shù)诎薔M0S晶體 管MN5的襯底接地時第九NM0S晶體管MN6與第八NM0S晶體管MN5的柵源電壓之差，另一 方面通過襯底偏置電路來產生一個負溫度系數(shù)的電壓V es，N7，其中Ves，N7為第十NM0S晶體管 MN7的柵源電壓，通過正負溫度系數(shù)的電壓相互疊加來實現(xiàn)一個低溫度系數(shù)的低功耗基準 源電路。
[0060] 當NM0S晶體管工作在飽和區(qū)時，NM0S晶體管的漏源電流為：
[0061]
【權利要求】
1. 一種低功耗、低溫度系數(shù)基準源電路，其特征在于，包括： 啟動電路，與溫度成正比的電流產生電路，基準電壓產生電路和襯底偏置電路；其中， 所述與溫度成正比的電流產生電路用于產生正溫度系數(shù)的電流，為電路中各個支路提 供所需電流； 所述基準電壓產生電路用于產生與溫度無關的基準電壓； 所述襯底偏置電路用于產生襯底偏置電壓，對所述基準電壓產生電路進行溫度補償。
2. 根據(jù)權利要求1所述的低功耗、低溫度系數(shù)基準源電路，其特征在于，所述與溫度成 正比的電流產生電路包括： 第一 NMOS晶體管（MN1)、第二NMOS晶體管（MN2)、第三NMOS晶體管（MN3)、第四NMOS 晶體管（MN4)、第一 PMOS晶體管（MP1)、第二PMOS晶體管（MP2)和第三PMOS晶體管（MP3)， 其中， 所述第一 NMOS晶體管（MN1)的源極、所述第一 NMOS晶體管（MN1)的襯底、所述第三 NMOS晶體管（MN3)的源極、所述第三NMOS晶體管（MN3)的襯底、所述第四NMOS晶體管 (MN4)的源極以及所述第四NMOS晶體管（MN4)的襯底接地（GND); 所述第一 NMOS晶體管（MN1)的柵極接所述第二NMOS晶體管（MN2)的柵極，所述第一 NMOS晶體管（MN1)的柵極與所述第一 NMOS晶體管（MN1)的漏極短接； 所述第二NMOS晶體管（MN2)的源極接所述第四NMOS晶體管（MN4)的漏極，所述第二 NMOS晶體管（MN2)的源極與所述第二NMOS晶體管（MN2)的襯底短接； 所述第三NMOS晶體管（MN3)的柵極接所述第四NMOS晶體管（MN4)的柵極，所述第三 NMOS晶體管（MN3)的柵極與所述第三NMOS晶體管（MN3)的漏極短接； 所述第一 PMOS晶體管（MP1)的源極、所述第一 PMOS晶體管（MP1)的襯底、所述第二 PMOS晶體管（MP2)的源極、所述第二PMOS晶體管（MP2)的襯底、所述第三PMOS晶體管 (MP3)的源極以及所述第三PMOS晶體管（MP3)的襯底接電源電壓（VDD); 所述第一 PMOS晶體管（MP1)的漏極接所述第三NMOS晶體管（MN3)的漏極，所述第一 PMOS晶體管（MP1)的柵極接所述第三PMOS晶體管（MP3)的柵極； 所述第二PMOS晶體管（MP2)的漏極接所述第一 NMOS晶體管（MN1)的漏極，所述第二 PMOS晶體管（MP2)的柵極接所述第三PMOS晶體管（MP3)的柵極； 所述第三PMOS晶體管（MP3)的漏極接所述第二匪0S晶體管（MN2)的漏極，所述第三 PMOS晶體管（MP3)的柵極與所述第三PMOS晶體管（MP3)的漏極短接； 所述第四NMOS晶體管（MN4)的電流（12)鏡像之后，為電路中各個支路提供所需電流。
3. 根據(jù)權利要求2所述的低功耗、低溫度系數(shù)基準源電路，其特征在于，所述啟動電路 包括： 第五NMOS晶體管（MS0)、第六NMOS晶體管（MSI)、第七NMOS晶體管（MS2)、第四PMOS 晶體管（MS3)和第一 PMOS晶體管電容（MS4)，其中， 所述第五NMOS晶體管（MS0)的襯底、所述第六匪0S晶體管（MSI)的源極、所述第六 NMOS晶體管（MSI)的襯底、所述第七NMOS晶體管（MS2)的源極以及所述第七NMOS晶體管 (MS2)的襯底接地（GND); 所述第五NMOS晶體管（MS0)的柵極接所述第六NMOS晶體管（MSI)的漏極和所述第一 PMOS晶體管電容（MS4)的柵極，所述第五NMOS晶體管（MS0)的源極接所述第三NMOS晶體 管（MN3)的漏極作為所述基準源的啟動電路的一控制端； 所述第六NMOS晶體管（MSI)的柵極接所述第七NMOS晶體管（MS2)的柵極； 所述第七NMOS晶體管（MS2)的柵極與所述第七NMOS晶體管（MS2)的漏極短接； 所述第四PMOS晶體管（MS3)的源極、所述第四PMOS晶體管（MS3)的襯底、所述第一 PMOS晶體管電容（MS4)的源極、所述第一PMOS晶體管電容（MS4)的漏極以及所述第一PMOS 晶體管電容（MS4)的襯底接電源電壓（VDD); 所述第四PMOS晶體管（MS3)的漏極接所述第七NMOS晶體管（MS2)的漏極，所述第四 PMOS晶體管（MS3)的柵極接所述第五NMOS晶體管（MS0)的漏極和所述第一 PMOS晶體管 (MP1)的柵極作為所述基準源的啟動電路的另一輸出端。
4. 根據(jù)權利要求2所述的低功耗、低溫度系數(shù)基準源電路，其特征在于，所述基準電壓 產生電路包括： 第八NMOS晶體管（MN5)、第九NMOS晶體管（MN6)和第五PMOS晶體管（MP4)，其中， 所述第八NMOS晶體管（MN5)的柵極與所述第八NMOS晶體管（MN5)的漏極短接，所述 第八NMOS晶體管（MN5)的源極接所述第九NMOS晶體管（MN6)的漏極，并作為所述基準源 電路的輸出端； 所述第九NMOS晶體管（MN6)的源極、所述第九NMOS晶體管（MN6)的襯底接地（GND)， 所述第九NMOS晶體管（MN6)的柵極接所述第八NMOS晶體管（MN5)的柵極； 所述第五PMOS晶體管（MP4)的源極、所述第五PMOS晶體管（MP4)的襯底接電源電壓 (VDD)，所述第五PMOS晶體管（MP4)的柵極接所述第三PMOS晶體管（MP3)的柵極，所述第 五PMOS晶體管（MP4)的漏極接所述第八NMOS晶體管（MN5)的漏極。
5. 根據(jù)權利要求4所述的低功耗、低溫度系數(shù)基準源電路，其特征在于，所述襯底偏置 電路包括： 第十NMOS晶體管（MN7)和第六PMOS晶體管（MP5)，其中， 所述第十NMOS晶體管（MN7)的源極和襯底接地（GND); 所述第十NMOS晶體管（MN7)的柵極和漏極短接并接所述第八NMOS晶體管（MN5)的襯 底； 所述第六PMOS晶體管（MP5)的源級和襯底接電源電壓（VDD); 所述第六PMOS晶體管（MP5)的柵極接所述第五PMOS晶體管（MP4)的柵極，所述第六 PMOS晶體管（MP5)的漏極接所述第十NMOS晶體管（MN7)的漏極； 所述第十NMOS晶體管（MN7)的柵極為所述第八匪0S晶體管（MN5)的襯底提供偏置電 壓。
6. 根據(jù)權利要求5所述的低功耗、低溫度系數(shù)基準源電路，其特征在于，所述第二PMOS 晶體管（MP2)和所述第六PMOS晶體管（MP5)的寬長比相同； 所述第三PMOS晶體管（MP3)和所述第五PMOS晶體管（MP4)的寬長比相同，且為所述 第二PMOS晶體管（MP2)和所述第六PMOS晶體管（MP5)的寬長比的四倍； 所述第一 PMOS晶體管（MP1)的寬長比為所述第二PMOS晶體管（MP2)和所述第六PMOS 晶體管（MP5)的寬長比的八倍。
【文檔編號】G05F1/56GK104111682SQ201410186644
【公開日】2014年10月22日 申請日期:2014年5月5日 優(yōu)先權日:2014年5月5日
【發(fā)明者】王玉濤, 姚嬌嬌, 楊銀堂, 朱樟明 申請人:西安電子科技大學