本發(fā)明涉及一種用于可編程邏輯控制器的I/O設(shè)備。

背景技術(shù)：
圖1是CPU設(shè)備10與多個(3臺)I/O設(shè)備通過I/O總線99連接而成的PLC1000(可編程邏輯控制器)。3臺I/O設(shè)備100-1～100-3與CPU設(shè)備10連接，3臺I/O設(shè)備的結(jié)構(gòu)相同。對于在如圖1所示連接而成的PLC1000中的I/O設(shè)備之間的現(xiàn)有的輸入輸出處理，首先，CPU設(shè)備10收集(輸入)各I/O設(shè)備的“輸入端子信息”。在這里，“輸入端子信息”是向各I/O設(shè)備的輸入端子170-1輸入的信息。CPU設(shè)備10使用收集到的“輸入端子信息”而進行運算處理，將該運算結(jié)果向I/O設(shè)備遞送(輸出)。所遞送的運算結(jié)果例如表示出了用于哪個I/O設(shè)備的運算結(jié)果。而且，被遞送了自身的運算結(jié)果的I/O設(shè)備將運算結(jié)果向輸出端子180-1輸出。CPU設(shè)備10對所有的I/O設(shè)備進行該輸入輸出處理，另外，重復(fù)該輸入輸出處理。由于CPU設(shè)備10對所有的I/O設(shè)備的輸入輸出處理進行集中處理，因此，存在I/O之間的處理響應(yīng)變慢的課題。對于該課題，在日本特開平07-244506(專利文獻1)中記載了減輕CPU設(shè)備10的處理負擔的方式。另外，在日本特開2000-259208(專利文獻2)中記載了在不經(jīng)由CPU設(shè)備10的狀態(tài)下在I/O設(shè)備中進行輸入輸出處理的處理方法。在專利文獻1中，在各I/O設(shè)備中設(shè)置“通用存儲器”，在不經(jīng)由CPU設(shè)備10的狀態(tài)下將各I/O設(shè)備的輸入端子信息在通用存儲器之間進行移動，減輕CPU設(shè)備10的處理負擔。但是，由于是將輸入端子信息暫時存儲在通用存儲器中的結(jié)構(gòu)，因此，在進行多個I/O設(shè)備之間的輸入輸出處理的情況下，無法從存儲器中一次性讀出多個數(shù)據(jù)。因此，無法對輸入輸出處理進行并行處理，處理較為花費時間。另外，由于將各I/O設(shè)備的輸入端子信息全部存儲在通用存儲器中，因此，有時也會存儲不用于I/O設(shè)備之間的輸入輸出處理的數(shù)據(jù)，隨著I/O設(shè)備的數(shù)量的增加，導致過多地安裝存儲器。在專利文獻2中，設(shè)置連接數(shù)據(jù)庫和MPU，將各I/O設(shè)備的輸入端子信息在各I/O設(shè)備之間進行發(fā)送接收，在不經(jīng)由CPU設(shè)備10的狀態(tài)下在I/O設(shè)備中進行輸入輸出處理，其中，連接數(shù)據(jù)庫存儲將其他I/O設(shè)備與本I/O設(shè)備的信息進行關(guān)聯(lián)的映射表，MPU基于該存儲的映射表而進行數(shù)據(jù)處理。但是，針對每個接收到輸入端子信息的連接數(shù)據(jù)，MPU都參閱在連接數(shù)據(jù)庫中存儲的映射表，因此，無法一次參閱多個數(shù)據(jù)，無法對輸入輸出處理進行并行處理。并且，在對輸入端子信息進行運算處理時，由于是將作業(yè)數(shù)據(jù)存儲在存儲器中并通過MPU進行處理的結(jié)構(gòu)，因此，無法對多個數(shù)據(jù)進行并行處理，處理較為花費時間。另外，在進行I/O設(shè)備之間的輸入輸出處理時需要MPU、存儲器，因此，使成本變高。另外，對于PLC的I/O設(shè)備的輸出，有時希望附加延遲而使輸出定時(timing)推遲，有時希望保持輸出值并持續(xù)輸出。作為附加延遲的使用方法例舉下述情況，即，在基于輸入的運算成立時，在某個處理(例如退避處理)完成之前不希望向外部進行通知。作為值保持的使用方法例舉下述情況，即，在運算成立時，希望向外部持續(xù)進行通知而直到某個處理(例如退避處理)完成為止。在專利文獻3中公開了下述技術(shù)，即，為了數(shù)據(jù)的傳遞的高速化和高效化，在I/O設(shè)備中，將與傳感器等之間的輸入輸出保存在數(shù)據(jù)庫中，在由表格定義的定時下進行輸出。但沒有記載下述情況，即：附加延遲、保持輸出值；在機器的緊急錯誤信號的輸入之后，對運算結(jié)果附加延遲而依次執(zhí)行按照多個機器的緊急停止順序而進行停止處理這樣的連續(xù)動作。而且，專利文獻3是使用了數(shù)據(jù)庫的系統(tǒng)。由此，專利文獻3的處理是順序處理，即，對于各個輸出，通過反復(fù)測量時間、參閱對應(yīng)表、參閱數(shù)據(jù)庫，而確認是否是與輸出定時的條件相符的輸出。因此，在專利文獻3中，存在無法實現(xiàn)準確的輸出定時的課題。另外，由于是使用了數(shù)據(jù)庫的系統(tǒng)，因此，存在電路規(guī)模變大的課題。專利文獻1：日本特開平07－244506號公報專利文獻2：日本特開2000－259208號公報專利文獻3：日本特開2010－231407號公報

技術(shù)實現(xiàn)要素：
對于在不經(jīng)由CPU設(shè)備10的狀態(tài)下進行I/O設(shè)備之間的輸入輸出處理的現(xiàn)有方法，在將各I/O設(shè)備的輸入端子信息在各I/O設(shè)備之間進行發(fā)送接收時，將各I/O設(shè)備的輸入端子信息暫時存儲在存儲器中(專利文獻1)，或者針對每個接收到輸入端子信息的連接數(shù)據(jù)，MPU都參閱在連接數(shù)據(jù)庫中存儲的映射表(專利文獻2)。因此，存在無法對多個數(shù)據(jù)并行地執(zhí)行輸入輸出處理，處理較為花費時間的課題。另外，對于過多地安裝存儲器的結(jié)構(gòu)，存在由于需要MPU等而導致成本較高的課題。本發(fā)明的目的在于，不在I/O設(shè)備內(nèi)設(shè)置用于存儲輸入端子信息的存儲器、MPU，能夠?qū)Χ鄠€數(shù)據(jù)并行地執(zhí)行輸入輸出處理，由此以低成本實現(xiàn)I/O設(shè)備之間的輸入輸出處理的高速化。本發(fā)明的I/O設(shè)備用于具有CPU設(shè)備和多個I/O設(shè)備的可編程邏輯控制器，CPU是指中央處理單元，I/O是指輸入/輸出，該I/O設(shè)備的特征在于，具有：接口部，其與所述CPU設(shè)備進行通信并且與其他所述I/O設(shè)備進行通信，從其他I/O設(shè)備接收朝向所述其他I/O設(shè)備的輸入信息和來自其他I/O設(shè)備的輸出信息；參數(shù)部，其存儲多個運算處理的方式，以及示出用于對在所述運算處理中使用的運算數(shù)據(jù)進行提取的提取條件的參數(shù)；運算數(shù)據(jù)提取部，其輸入所述接口部接收到的其他所述I/O設(shè)備的輸入信息和輸出信息，并且，輸入朝向本I/O設(shè)備的輸入信息和來自本I/O設(shè)備的輸出信息，將已輸入的其他所述I/O設(shè)備的輸入信息和輸出信息、以及已輸入的本I/O設(shè)備的輸入信息和輸出信息各自作為對象，根據(jù)在所述參數(shù)部中存儲的所述參數(shù)，提取所述運算數(shù)據(jù)，將提取出的所述運算數(shù)據(jù)輸出；以及運算部，其通過使用由所述運算數(shù)據(jù)提取部輸出的所述運算數(shù)據(jù)，從而根據(jù)在所述參數(shù)部中存儲的所述多個運算處理的方式，并行執(zhí)行所述多個運算處理。發(fā)明的效果在PLC的I/O設(shè)備中，能夠?qū)Χ鄠€數(shù)據(jù)并行地執(zhí)行輸入輸出處理，以低成本實現(xiàn)I/O設(shè)備之間的輸入輸出處理的高速化。附圖說明圖1是實施方式1的PLC的結(jié)構(gòu)圖。圖2是實施方式1的I/O設(shè)備100的結(jié)構(gòu)圖。圖3是實施方式1的運算數(shù)據(jù)提取部150的框圖。圖4是表示實施方式1的運算部160的結(jié)構(gòu)例的框圖。圖5是表示實施方式1的I/O設(shè)備100-1的參數(shù)設(shè)定的圖。圖6是表示實施方式1的I/O設(shè)備100-2的參數(shù)設(shè)定的圖。圖7是表示實施方式1的I/O設(shè)備100-3的參數(shù)設(shè)定的圖。圖8是實施方式2的運算數(shù)據(jù)提取部150-2的框圖。圖9是表示實施方式2的運算數(shù)據(jù)提取部150-2的動作的時序圖。圖10是實施方式3的I/O設(shè)備100的結(jié)構(gòu)圖。圖11是實施方式3的延遲附加·保持部190、參數(shù)部140的框圖。圖12是表示實施方式3的AND0、延遲附加部1、保持部1的系列的圖。圖13是表示實施方式3的延遲動作的時序圖。圖14是表示實施方式3的保持動作的其他時序圖。圖15是表示實施方式3的延遲以及保持動作的時序圖。圖16是表示實施方式3的延遲以及保持動作的效果的時序圖。圖17是實施方式4的I/O設(shè)備100的結(jié)構(gòu)圖。圖18是實施方式5的延遲附加·保持部190-5、參數(shù)部140的框圖。圖19是表示實施方式5的延遲以及保持動作的時序圖。圖20是實施方式6的I/O設(shè)備100的結(jié)構(gòu)圖。具體實施方式實施方式1(現(xiàn)有的輸入處理)在背景技術(shù)中說明的現(xiàn)有的輸入輸出處理中，“輸入處理”、“輸出處理”的含義如下。輸入處理是CPU設(shè)備10從各I/O設(shè)備收集輸入端子信息并實施運算的處理。輸出處理是CPU設(shè)備10向I/O設(shè)備遞送運算結(jié)果，被遞送了自身的運算結(jié)果的I/O設(shè)備從輸出端子輸出運算結(jié)果的處理。(實施方式1、2的輸入處理)另外，在通過下面的實施方式1、2說明的“在I/O設(shè)備之間特別高速地進行輸入輸出處理的情況下”的輸入輸出處理中，“輸入處理”、“輸出處理”的含義如下。關(guān)于輸入處理，在著眼于圖1所示的一個I/O設(shè)備100-1的情況下，是I/O設(shè)備100-1從其他I/O設(shè)備100-2、100-3收集輸入端子信息以及輸出端子信息，并且，進一步使用I/O設(shè)備100-1自身的輸入端子信息以及輸出端子信息實施運算的處理。另外，輸出處理是I/O設(shè)備100-1將運算結(jié)果從自身的輸出端子180-1輸出的處理。I/O設(shè)備100-2、100-3也與I/O設(shè)備100-1相同，進行同樣的“輸入輸出處理”。下面，說明實施方式1的PLC(可編程邏輯控制器)。實施方式1的PLC的結(jié)構(gòu)與圖1的結(jié)構(gòu)相同。即，在實施方式1的PLC中，各I/O設(shè)備以及CPU設(shè)備10的連接關(guān)系與圖1相同。但各I/O設(shè)備以及CPU設(shè)備10的動作不同。圖2是實施方式1的PLC1000中的I/O設(shè)備100的結(jié)構(gòu)圖。此外，在圖1中，I/O設(shè)備100是3臺，將它們作為I/O設(shè)備100-1～100-3而進行區(qū)分。各I/O設(shè)備的結(jié)構(gòu)相同。另外，在不需要進行區(qū)分的情況下，記載為I/O設(shè)備100或者I/O設(shè)備。(1)I/O總線I/F部110是與I/O總線99的接口。I/O總線I/F部110進行與CPU設(shè)備10的數(shù)據(jù)的接收發(fā)送、I/O設(shè)備之間的數(shù)據(jù)的接收發(fā)送的控制。下面，將I/O總線I/F部110簡稱為I/F部110。(2)發(fā)送部120將I/O設(shè)備的輸入信號(從輸入端子170-1輸入)、輸出信號(從輸出端子180-1輸出)經(jīng)由I/F部110，向I/O總線99發(fā)送。另外，當接收部130經(jīng)由I/F部110從CPU設(shè)備10接收到讀出請求時，發(fā)送部120向CPU設(shè)備10發(fā)送響應(yīng)于請求的數(shù)據(jù)。另外，各I/O設(shè)備不分優(yōu)劣，都定期或者在能夠發(fā)送的定時下向所有其他I/O設(shè)備發(fā)送自身的“輸入信號、輸出信號”。(3)接收部130經(jīng)由I/F部110從I/O總線99接收數(shù)據(jù)。接收部130在具有與I/O設(shè)備的輸出信號相對的寫入(圖2的CPU更新數(shù)據(jù))請求時，或者在向I/O設(shè)備內(nèi)設(shè)定參數(shù)(后面進行說明)時，從CPU設(shè)備10接收數(shù)據(jù)。另外，接收部130接收從各I/O設(shè)備發(fā)送的輸入信號、輸出信號。(4)參數(shù)部140用于存儲參數(shù)。參數(shù)是選擇信息，該選擇信息的用途是，為了進行I/O設(shè)備之間的輸入輸出處理，針對從其他I/O設(shè)備接收到的“輸入信號、輸出信號”、后面所述的圖2所示的“本站點輸入、本站點輸出”，從它們中僅提取在運算部160的運算中使用的數(shù)據(jù)。另外，參數(shù)部140還存儲用于選擇運算種類的參數(shù)(運算處理的設(shè)定信息)。(5)運算數(shù)據(jù)提取部150根據(jù)參數(shù)部140中設(shè)定的選擇信息(參數(shù))，針對從其他I/O設(shè)備接收到的“輸入信號、輸出信號”(接收數(shù)據(jù))、或者“本站點輸入、本站點輸出”，從它們中僅提取在運算部160的運算中使用的數(shù)據(jù)，并將其保存在寄存器(會通過圖3在后面進行說明)中。從其他I/O設(shè)備接收到的“輸入信號、輸出信號”、或者“本站點輸入、本站點輸出”都是由多位構(gòu)成的位信息。(6)運算部160對由運算數(shù)據(jù)提取部150提取出的數(shù)據(jù)進行運算。關(guān)于本實施方式1的運算部160，以安裝有多個2輸入或者1輸入的邏輯運算電路的結(jié)構(gòu)進行說明，但只是一個例子。在圖4中，作為運算部160的例子，表示了安裝有32個2輸入的AND電路的結(jié)構(gòu)。運算部160也可以由以相對于固定的輸入而輸出特定的值的方式進行了編程的EPROM、可讀寫的非易失性存儲器等構(gòu)成。此外，假定為針對非易失性存儲器的讀寫是通過CPU設(shè)備10，經(jīng)由參數(shù)部140進行的。(7)輸入部170將外部的數(shù)據(jù)作為輸入信號進行輸入。(8)輸出部180將來自運算部160的運算結(jié)果數(shù)據(jù)和來自接收部130的CPU設(shè)備10的寫入數(shù)據(jù)(CPU更新數(shù)據(jù))作為輸出信號向外部進行輸出。輸出部180在存在來自運算部160以及接收部130的更新請求時，將進行輸出的值更新為來自各部的數(shù)據(jù)。圖3是將運算數(shù)據(jù)提取部150和與運算數(shù)據(jù)提取部150相關(guān)的參數(shù)部140的內(nèi)部示出的結(jié)構(gòu)圖。(運算數(shù)據(jù)提取部150)(1)“寄存器1～寄存器N”存儲針對從其他I/O設(shè)備接收到的輸入信號、輸出信號，從它們中僅提取在運算中使用的數(shù)據(jù)而獲得的數(shù)據(jù)。(2)“寫入控制部1～寫入控制部N”在從其他I/O設(shè)備接收到“輸入信號、輸出信號”(接收數(shù)據(jù))時，對寄存器1～寄存器N進行提取出的數(shù)據(jù)的寫入控制。當從其他I/O設(shè)備接收到接收數(shù)據(jù)時，“接收寫入信號”變?yōu)閱⒂脿顟B(tài)(enable)。當對作為發(fā)送源的I/O設(shè)備進行識別的接收站點編號與參數(shù)部140中設(shè)定的選擇站點編號(提取源)一致時，寫入控制部將提取出的數(shù)據(jù)寫入寄存器。另外，寫入控制部在設(shè)定于參數(shù)部140中的選擇站點編號與表示本I/O設(shè)備的本站點編號一致的情況下，無論接收寫入信號的值如何，都將提取出的數(shù)據(jù)寫入寄存器中。(3)第1選擇部151(1)～151(N)、第2選擇部152(1)～152(N)分別根據(jù)選擇種類1～N、數(shù)據(jù)位置1～N的參數(shù)，而對數(shù)據(jù)進行選擇。第1選擇部、第2選擇部例如通過多路復(fù)用器實現(xiàn)。(參數(shù)部140)(1)“選擇種類1～選擇種類N”用于存儲如下參數(shù)，該參數(shù)表示作為運算數(shù)據(jù)使用的提取數(shù)據(jù)是本站點的輸入信號(本站點輸入A)、輸出信號(本站點輸出B)，還是來自其他I/O設(shè)備的輸入信號(其他站點輸入C)、輸出信號(其他站點輸出D)。(2)“數(shù)據(jù)位置1～數(shù)據(jù)位置N”用于存儲如下參數(shù)，該參數(shù)表示在輸入信號、輸出信號是多位的情況下，將哪位的位置處的數(shù)據(jù)作為運算數(shù)據(jù)進行使用。(3)“選擇站點編號1～選擇站點編號N”用于存儲如下參數(shù)，該參數(shù)表示將哪個站點編號的I/O設(shè)備的輸入信號、輸出信號作為運算數(shù)據(jù)進行使用。(4)“本站點編號”用于存儲表示本I/O設(shè)備的站點編號的參數(shù)。(5)“運算處理141”用于設(shè)定圖5～圖7所示的運算處理(運算輸出0、運算輸出1等)。(子提取部)在圖3中，第1選擇部151(1)、第2選擇部152(1)、寄存器1構(gòu)成子提取部(1)。第1選擇部151(2)、第2選擇部152(2)、寄存器2構(gòu)成子提取部(2)。同樣，第1選擇部151(N)、第2選擇部152(N)、寄存器N構(gòu)成子提取部(N)。由此，運算數(shù)據(jù)提取部150具有分別提取運算數(shù)據(jù)的多個子提取部。參數(shù)部140如圖3所示，針對每個子提取部存儲有與子提取部相對應(yīng)的提取條件。各個子提取根據(jù)相對應(yīng)的參數(shù)，對運算輸入數(shù)據(jù)進行提取。(運算部160的結(jié)構(gòu))圖4是表示運算部160的結(jié)構(gòu)例的框圖。在圖4中，R(1)等是寄存器。圖4的運算部160是安裝有32個2輸入的AND電路的結(jié)構(gòu)(N＝32)。各I/O設(shè)備具有最大32條輸入信號線(輸入端子170-1)和最大32條輸出信號線(輸出端子180-1)。與這種情況相對應(yīng)，在圖4中，運算部160安裝32個2輸入、1輸出的AND電路。AND電路0～31的總計32個輸出與32條輸出信號線相對應(yīng)。如圖4所示，運算數(shù)據(jù)提取部150中的寄存器的個數(shù)是64個。其原因在于，AND電路的2個輸入中的每個輸入均與一個寄存器相對應(yīng)。即，寄存器的個數(shù)N是“AND電路的個數(shù)×AND電路的輸入數(shù)＝32×2＝64”與64個(N＝64)寄存器相對應(yīng)，第1選擇部151(N)、第2選擇部152(N)、寫入控制部N當然也是64個(N＝64)。此外，這是用于說明運算部160的結(jié)構(gòu)的一個例子。運算部160也可以由AND電路和OR電路這兩種電路構(gòu)成，也可以使用任意的邏輯電路。另外，在圖4的例子中，一個寄存器的值僅對應(yīng)一個AND電路，但也可以是一個寄存器的值用于多個邏輯電路。下面，說明動作。在通常的“輸入輸出處理”中，與背景技術(shù)所述的處理相同地，CPU設(shè)備10收集各I/O設(shè)備的輸入端子信息而進行運算處理(輸入處理)，將該運算結(jié)果向作為輸出目標的I/O設(shè)備遞送(輸出處理)。被遞送了運算結(jié)果的I/O設(shè)備將運算結(jié)果向輸出端子180-1輸出。(參數(shù)的設(shè)定)在I/O設(shè)備之間特別高速地進行輸入輸出處理的情況下，在進行輸入輸出處理之前，CPU設(shè)備10預(yù)先向各I/O設(shè)備100的參數(shù)部140設(shè)定用于進行I/O設(shè)備之間的輸入輸出處理的參數(shù)。CPU設(shè)備10將在I/O設(shè)備之間的輸入輸出處理中使用的運算數(shù)據(jù)的選擇信息、運算處理(圖5的運算輸出0、運算輸出1等)作為參數(shù)設(shè)定至參數(shù)部140的運算處理141。此外，在后述的圖5～圖7中示出了運算輸出0、運算輸出1這兩種情況，但如圖4所示，在使用32個AND電路的情況下，對各AND電路進行運算輸出的設(shè)定。即，將運算輸出0～運算輸出31這32個運算輸出設(shè)定至參數(shù)部140的運算處理141。運算輸出0～運算輸出31這32個運算輸出與32條輸出信號線相對應(yīng)。圖5～圖7表示在I/O設(shè)備100-1～I/O設(shè)備100-3中設(shè)定的參數(shù)的例子。此外，如圖4的說明所述，各I/O設(shè)備具有最大32條輸入信號線(輸入端子170-1)和最大32條輸出信號線(輸出端子180-1)。在進行參數(shù)設(shè)定之后，在PLC1000中，轉(zhuǎn)換為通常的PLC的輸入輸出處理。(1)在CPU設(shè)備10進行的“通常的輸入輸出處理”中，CPU設(shè)備10經(jīng)由I/O設(shè)備的I/F部110收集I/O設(shè)備的輸入信號的信息。(2)CPU設(shè)備10根據(jù)收集到的數(shù)據(jù)(輸入信號)進行運算處理，將該運算結(jié)果經(jīng)由該I/O設(shè)備的I/F部110以及接收部130，向作為輸出目標的I/O設(shè)備輸出。當I/O設(shè)備的接收部130接受到CPU設(shè)備10的輸出更新時，即當接收部130從CPU設(shè)備10接收到運算結(jié)果時，輸出部180將從CPU設(shè)備10接收到的數(shù)據(jù)(運算結(jié)果)向輸出端子180-1輸出。在I/O設(shè)備之間高速地進行的輸入輸出處理中，各I/O設(shè)備不分優(yōu)劣，都定期或者在能夠發(fā)送的定時下獲得I/O總線99的總線權(quán)，向其他所有I/O設(shè)備發(fā)送本站點的“輸入信號和輸出信號”的數(shù)據(jù)。此外，在與CPU設(shè)備10的I/O總線訪問發(fā)生沖突的情況下，優(yōu)先向CPU設(shè)備10賦予總線權(quán)。(I/O設(shè)備100-1)I/O設(shè)備100-1從I/O設(shè)備100-2和I/O設(shè)備100-3依次接收各自的輸入信號以及輸出信號。關(guān)于輸入信號(輸入信息)，例如在著眼于I/O設(shè)備100-2的情況下，是I/O設(shè)備100-1經(jīng)由I/O總線99，接收與I/O設(shè)備100-1的本站點輸入(圖2)相當?shù)腎/O設(shè)備100-2的本站點輸入的情況。同樣，關(guān)于輸出信號(輸出信息)，在以I/O設(shè)備100-2來看的情況下，是I/O設(shè)備100-1經(jīng)由I/O總線99，接收與I/O設(shè)備100-1的本站點輸出(圖2)相當?shù)腎/O設(shè)備100-2的本站點輸出的情況。I/O設(shè)備100-3的情況也一樣。I/O設(shè)備100-1在從I/O設(shè)備100-2接收到輸入信號時，向圖3的“接收數(shù)據(jù)”即“其他站點輸入C”輸入I/O設(shè)備100-2的“輸入信號”。另外，在這種情況下，向“接收站點編號”輸入“2”，接收寫入信號變?yōu)閱⒂脿顟B(tài)。(運算輸入數(shù)據(jù)1)與成為寄存器1的輸出的運算輸入數(shù)據(jù)1(運算數(shù)據(jù))相對應(yīng)的參數(shù)設(shè)定(選擇種類、選擇站點編號、數(shù)據(jù)位置)如圖5所示，設(shè)定為選擇種類＝其他站點輸入，選擇站點編號＝2，數(shù)據(jù)位置＝3，因此，第1選擇部151(1)選擇來自I/O設(shè)備100-2的“輸入信號”，第2選擇部152(1)選擇輸入信號的第3位。接收站點編號＝選擇站點編號＝2，因此，接收寫入也為啟用狀態(tài)。因此，寫入控制部1將提取出的第3位的數(shù)據(jù)寫入寄存器1中。由此，運算輸入數(shù)據(jù)1成為來自I/O設(shè)備100-2的輸入信號的第3位的值。同樣，運算輸入數(shù)據(jù)3以及運算輸入數(shù)據(jù)4在圖5中，也是選擇種類＝其他站點輸入、選擇站點編號＝2，因此，分別成為來自I/O設(shè)備100-2的輸入信號的第5位、第6位的值。通過運算輸入數(shù)據(jù)得到更新，運算部160輸出與進行參數(shù)設(shè)定后的“運算處理141”相符的運算結(jié)果。I/O設(shè)備100-1的運算輸出0如圖5所示，形成“運算輸入數(shù)據(jù)1AND運算輸入數(shù)據(jù)2”的運算結(jié)果。另外，運算輸出1形成“運算輸入數(shù)據(jù)3OR運算輸入數(shù)據(jù)4”的運算結(jié)果。此外，在圖4的結(jié)構(gòu)圖中，運算輸出1是“運算輸入數(shù)據(jù)3AND運算輸入數(shù)據(jù)4”，但在圖5中示出了“OR”的情況。I/O設(shè)備100-1的輸出部180在從運算部160接受了運算結(jié)果的輸出更新時，將該運算結(jié)果輸出。在現(xiàn)有的技術(shù)中，即使接收多位的輸入信號，也無法并行地執(zhí)行I/O設(shè)備之間的輸入輸出處理，較為花費時間。但如上所述，能夠?qū)Χ鄠€數(shù)據(jù)(從寄存器1～N輸出的數(shù)據(jù))并行地執(zhí)行I/O設(shè)備之間的輸入輸出處理。即，如圖4的例子所示，能夠?qū)Χ鄠€數(shù)據(jù)(從寄存器1～N輸出的數(shù)據(jù))進行由32個AND電路實現(xiàn)的并行處理。由此，實現(xiàn)處理高速化的效果。另外，不需要在I/O設(shè)備內(nèi)設(shè)置存儲不用于運算的數(shù)據(jù)的存儲器(專利文獻1)、MPU(專利文獻2)。因此，能夠以低成本實現(xiàn)I/O設(shè)備之間的輸入輸出處理。(I/O設(shè)備100-2)下面，I/O設(shè)備100-2從I/O設(shè)備100-1和I/O設(shè)備100-3依次接收各自的“輸入信號和輸出信號”。I/O設(shè)備100-2在從I/O設(shè)備100-3接收到輸出信號的情況下，該輸出信號被輸入至其他站點輸出D(圖3)。另外，向接收站點編號輸入“3”，接收寫入變?yōu)閱⒂脿顟B(tài)。與運算輸入數(shù)據(jù)3相對應(yīng)的參數(shù)設(shè)定(選擇種類、選擇站點編號、數(shù)據(jù)位置)如圖6所示進行設(shè)定。因此，運算輸入數(shù)據(jù)3的第1選擇部151(3)3通過“選擇種類”，選擇其他站點輸出即來自I/O設(shè)備100-3的輸出信號。“數(shù)據(jù)位置”是0，因此，第2選擇部152(3)選擇輸出信號的第0位?！敖邮照军c編號”是“3”，選擇站點編號也是3，所以兩者一致，接收寫入也是啟用狀態(tài)。因此，寫入控制部3將提取出的第0位的數(shù)據(jù)寫入寄存器3中。由此，運算輸入數(shù)據(jù)3成為來自I/O設(shè)備100-3的輸入信號的第0位的值。通過圖6，I/O設(shè)備100-2的運算輸出1成為運算輸入數(shù)據(jù)3的值，運算部160將運算結(jié)果輸出。如上所述，對于其他I/O設(shè)備的輸出信號，也能夠與輸入信號相同地并行地執(zhí)行I/O設(shè)備之間的輸入輸出處理。(I/O設(shè)備100-3)下面，I/O設(shè)備100-3從I/O設(shè)備100-2接收“輸入信號”，從本站點(I/O設(shè)備100-3自身)接收“輸入信號和輸出信號”。I/O設(shè)備100-3從本站點接收到的輸入信號向“本站點輸入A”(圖3)輸入，輸出信號向“本站點輸出B”輸入。(運算輸入數(shù)據(jù)1)與運算輸入數(shù)據(jù)1相對應(yīng)的參數(shù)設(shè)定如圖7所示，設(shè)定為選擇種類＝本站點輸入，選擇站點編號＝3，數(shù)據(jù)位置＝1。因此，第1選擇部151(1)選擇本站點輸入即來自I/O設(shè)備100-3的輸入信號，第2選擇部152(1)選擇輸入信號的第1位。本站點編號是3，選擇站點編號也是3，兩者一致，因此，寫入控制部1將提取出的第1位的數(shù)據(jù)寫入寄存器1中。由此，運算輸入數(shù)據(jù)1成為來自I/O設(shè)備100-3的輸入信號的第1位的值。(運算輸入數(shù)據(jù)2)同樣，對于運算輸入數(shù)據(jù)2，提取來自I/O設(shè)備100-3的輸出信號的第1位。本站點編號是3，選擇站點編號也是3，兩者一致。因此，寫入控制部2將提取出的第1位的數(shù)據(jù)寫入寄存器2中。I/O設(shè)備100-3的運算輸出0輸出“運算輸入數(shù)據(jù)1OR運算輸入數(shù)據(jù)2”的運算結(jié)果。(運算輸入數(shù)據(jù)3、4)在從I/O設(shè)備100-2接收到“輸入信號”(其他站點輸入)時，運算輸入數(shù)據(jù)3成為從“其他站點輸入”輸入的輸入信號的第4位的值。另外，對于運算輸入數(shù)據(jù)4，從I/O設(shè)備100-3自身接收到的輸入信號從“本站點輸入A”輸入，成為輸入信號的第0位的值。I/O設(shè)備100-3的運算輸出1輸出“運算輸入數(shù)據(jù)3AND運算輸入數(shù)據(jù)4”的運算結(jié)果。如上所述，對于本I/O設(shè)備的輸入信號、輸出信號，也能夠與來自其他I/O設(shè)備的輸入信號相同地并行地執(zhí)行輸入輸出處理。另外，I/O設(shè)備100-3的輸入信號的第0位由I/O設(shè)備100-1～3所有I/O設(shè)備作為運算輸入數(shù)據(jù)。能夠通過將該I/O設(shè)備100-3的輸入信號的第0位這種位指定為運算輸入數(shù)據(jù)，使各I/O設(shè)備進行輸入輸出處理，從而，高速地控制各I/O設(shè)備的停止、啟動等動作。實施方式2參照圖8、圖9說明實施方式2。在上面的實施方式1中，運算數(shù)據(jù)提取部150將從其他I/O設(shè)備、本I/O設(shè)備輸入的輸入信號、輸出信號的數(shù)據(jù)立即傳給運算部160。但是，對于以不同I/O設(shè)備的數(shù)據(jù)作為輸入的運算處理，隨著I/O設(shè)備的不同，接收數(shù)據(jù)的定時不同，因此，各運算輸入數(shù)據(jù)的更新不同步。在I/O設(shè)備之間非同步地進行控制的輸入輸出處理的情況下，對于實施方式1沒有問題，但在I/O設(shè)備之間同步地進行控制的輸入輸出處理中，會輸出意料外的運算結(jié)果。因此，示出對在I/O設(shè)備之間的輸入數(shù)據(jù)取得同步的實施方式。圖8是將對提取的數(shù)據(jù)施加同步控制的運算數(shù)據(jù)提取部150-2和與運算數(shù)據(jù)提取部150-2相關(guān)的參數(shù)部140的內(nèi)部示出的結(jié)構(gòu)圖。圖8與圖3相比，運算數(shù)據(jù)提取部150-2的結(jié)構(gòu)不同。運算數(shù)據(jù)提取部150-2相對于圖3的運算數(shù)據(jù)提取部150，追加有同步信號S、發(fā)送信號T以及寄存器1a～Na。寄存器1a～寄存器Na在來自I/F部110的同步信號S變?yōu)閱⒂脿顟B(tài)時，對在寄存器1～寄存器N中存儲的數(shù)據(jù)進行存儲。寫入控制部1～寫入控制部N在從其他I/O設(shè)備接收到輸入信號、輸出信號(接收數(shù)據(jù))時，對寄存器1～寄存器N進行提取出的數(shù)據(jù)的寫入控制。當從其他I/O設(shè)備接收到數(shù)據(jù)時，接收寫入信號變?yōu)閱⒂脿顟B(tài)，當用于識別發(fā)送源I/O設(shè)備的接收站點編號與參數(shù)部140中設(shè)定的選擇站點編號一致時，將提取出的數(shù)據(jù)寫入寄存器中。另外，在設(shè)定于參數(shù)部140的選擇站點編號與表示本I/O設(shè)備的本站點編號一致的情況下，當來自I/F部110的發(fā)送信號T變?yōu)閱⒂脿顟B(tài)時，將提取出的數(shù)據(jù)寫入寄存器中。在圖2的I/O設(shè)備的結(jié)構(gòu)圖中，當實施方式2的I/F部110向其他I/O設(shè)備發(fā)送了“輸入信號和輸出信號”的數(shù)據(jù)時，將發(fā)送信號T置為啟用狀態(tài)。另外，當從本站點向其他I/O設(shè)備發(fā)送，并且，從所有I/O設(shè)備接收到一遍數(shù)據(jù)時，將同步信號S置為啟用狀態(tài)。各I/O設(shè)備均等地獲得I/O總線99的總線權(quán)，向其他所有I/O設(shè)備進行發(fā)送。因此，I/F部110能夠?qū)υ诠潭ǖ钠陂g內(nèi)從所有I/O設(shè)備進行了一遍數(shù)據(jù)轉(zhuǎn)發(fā)這一情況進行確認。下面說明動作。圖9表示各I/O設(shè)備向其他I/O設(shè)備發(fā)送輸入信號和輸出信號的數(shù)據(jù)、其他I/O設(shè)備接收數(shù)據(jù)的時序圖。另外，圖9表示與同步信號S、運算輸入數(shù)據(jù)的更新相對的時序圖。如圖9所示，從I/O設(shè)備100-1至I/O設(shè)備100-2、I/O設(shè)備100-3，依次進行各I/O設(shè)備的數(shù)據(jù)的發(fā)送接收。當I/O設(shè)備100-1發(fā)送了數(shù)據(jù)1b時，在I/O設(shè)備100-1中發(fā)送信號T變?yōu)閱⒂脿顟B(tài)，在選擇站點編號被設(shè)定為I/O設(shè)備100-1的寄存器中更新為所發(fā)送出的數(shù)據(jù)。在I/O設(shè)備100-2、I/O設(shè)備100-3中，在接收到數(shù)據(jù)1b時，接收寫入變?yōu)閱⒂脿顟B(tài)，在選擇站點編號被設(shè)定為I/O設(shè)備100-1的寄存器中更新為接收到的數(shù)據(jù)。在I/O設(shè)備100-2、I/O設(shè)備100-3分別發(fā)送了數(shù)據(jù)2b、數(shù)據(jù)3b時，同樣，在進行了發(fā)送的I/O設(shè)備中發(fā)送信號T變?yōu)閱⒂脿顟B(tài)，在選擇站點編號被設(shè)定為本站點編號的寄存器中更新為所發(fā)送出的數(shù)據(jù)。另外，在進行了接收的I/O設(shè)備中，接收寫入變?yōu)閱⒂脿顟B(tài)，在選擇站點編號一致的寄存器中更新為接收到的數(shù)據(jù)。當與I/O設(shè)備100-3相對應(yīng)的數(shù)據(jù)的發(fā)送接收結(jié)束時，從所有I/O設(shè)備完成一遍數(shù)據(jù)轉(zhuǎn)送。因此，在該定時下同步信號S變?yōu)閱⒂脿顟B(tài)。即，在該定時，各I/O設(shè)備的I/F部110將同步信號S置為啟用狀態(tài)。通過同步信號S變?yōu)閱⒂脿顟B(tài)，由此運算輸入數(shù)據(jù)從運算輸入數(shù)據(jù)1a～運算輸入數(shù)據(jù)Na更新為新的運算輸入數(shù)據(jù)1b～運算輸入數(shù)據(jù)Nb的數(shù)據(jù)。如上所述，能夠通過同步信號S，對I/O設(shè)備之間的輸入數(shù)據(jù)取得同步，因此，能夠在I/O設(shè)備之間同步地進行輸入輸出處理。另外，能夠?qū)Χ鄠€數(shù)據(jù)并行地執(zhí)行I/O設(shè)備之間的輸入輸出處理，因此，能夠高速地進行處理。在上面的實施方式中，在具有CPU設(shè)備和多個I/O設(shè)備的可編程邏輯控制器中，所述各I/O設(shè)備具有：I/O設(shè)備之間的通信部件；存儲在輸入輸出處理中使用的數(shù)據(jù)、運算的設(shè)定信息即參數(shù)的存儲部件；僅提取在輸入輸出處理中所需的數(shù)據(jù)的提取部件；以及進行輸入輸出處理運算的運算部件。各I/O設(shè)備能夠?qū)慕邮盏降臄?shù)據(jù)中僅提取在輸入輸出處理中所需的數(shù)據(jù)而得到的多個數(shù)據(jù)，并行地執(zhí)行輸入輸出處理。在上面的實施方式中，說明了下面的I/O設(shè)備。I/O設(shè)備具有控制部件，該控制部件針對接收到的I/O設(shè)備之間的數(shù)據(jù)，同步地輸入數(shù)據(jù)并進行輸入輸出處理。I/O設(shè)備能夠?qū)慕邮盏降臄?shù)據(jù)中僅提取在輸入輸出處理中所需的數(shù)據(jù)而得到的多個數(shù)據(jù)，取得同步而并行地執(zhí)行輸入輸出處理。實施方式3圖10是表示實施方式3的I/O設(shè)備100的結(jié)構(gòu)圖。圖10的I/O設(shè)備100構(gòu)成為，在實施方式1的運算部160(圖2～圖4)的后級或者實施方式2(圖8)的運算部160的后級進一步具有延遲附加·保持部190。(延遲附加·保持部190)圖11是表示圖10的I/O設(shè)備100的延遲附加·保持部190與參數(shù)部140、運算部160的關(guān)系的圖。圖11以圖4為前提。如圖11所示，延遲附加·保持部190(輸出期間決定部)輸入由運算部160并行執(zhí)行處理而獲得的運算結(jié)果(M1)、(M2)…(M32)。延遲附加·保持部190決定輸入的運算結(jié)果(M1)、(M2)…(M32)的輸出定時(也稱為后面所說的延遲期間或者延遲時間)和輸出持續(xù)時間(也稱為后面所說的保持期間或者保持時間)，根據(jù)決定將已輸入的各個運算結(jié)果(M1)、(M2)…(M32)輸出。(參數(shù)部140)參數(shù)部140將由延遲附加·保持部190決定的延遲時間和保持時間作為參數(shù)(輸出期間信息)，事先進行存儲。如圖11所示，參數(shù)部140將延遲值1～32作為各自的運算結(jié)果(M1)等的延遲時間進行存儲。另外，參數(shù)部140將保持期間1～32作為各自的運算結(jié)果(M1)等的保持時間(保持期間)進行存儲。例如，對于“AND0”的運算結(jié)果(M1)，延遲附加·保持部190以如下方式進行處理。(1)如果輸入了運算結(jié)果(M1)，則延遲附加部1根據(jù)參數(shù)部140存儲的延遲值1，從輸入了運算結(jié)果(M1)的時刻經(jīng)過延遲值1表示的延遲時間之后，輸出運算結(jié)果(M1)。延遲值1可以是0(無延遲)。(2)如果輸入了延遲附加部1的輸出即運算結(jié)果(M1)，則保持部1根據(jù)參數(shù)部140存儲的保持期間1，在保持期間1所示的時間期間中，持續(xù)進行運算結(jié)果(M1)的輸出。(3)對于從運算部160輸入的運算數(shù)據(jù)(M2)～(M32)，延遲附加·保持部190也同樣處理。即，對于運算數(shù)據(jù)(Mi)(i＝2～32)，通過延遲附加部(i)和保持部(i)執(zhí)行延遲以及輸出持續(xù)。在實施方式3中，作為一個例子，對延遲附加部的延遲以及保持部的保持設(shè)定下面的條件1～3。通過設(shè)定這些條件，從而無需將輸出信號(運算結(jié)果)大量地保持，能夠以較小電路規(guī)模實現(xiàn)具有實施方式3的效果的I/O設(shè)備100。<條件1：與延遲附加部的延遲相關(guān)的條件>在運算結(jié)果的延遲期間(后面所述的延遲期間301)中，不將運算結(jié)果的變化反映至輸出中。<條件2：與保持部的保持相關(guān)的條件>在保持期間(后面所述的保持期間302)中，保持部在運算結(jié)果發(fā)生了變化的時刻，不進行延遲，而是立即開始變化之后的運算結(jié)果的輸出，將變化之后的運算結(jié)果在保持期間持續(xù)輸出。<條件3：與延遲以及保持相關(guān)的條件>實施方式3的方式的延遲設(shè)定受到下述的公式(1)的限制。延遲期間(輸出延遲)≤保持期間(1)通過圖13～圖15，說明延遲附加部、保持部的延遲以及保持的具體例子。此外，在圖13～圖15中，延遲附加部、保持部分別設(shè)定有下面的設(shè)定11～13、設(shè)定21～22。<延遲附加部>(設(shè)定11)延遲附加部以向自身的輸入的變化為契機，開始延遲處理。(設(shè)定12)延遲附加部在延遲期間中不接受輸入(上述條件1)。(設(shè)定13)延遲附加部在經(jīng)過了延遲期間的時刻，在與延遲期間開始時的輸入值相比沒有發(fā)生值的變化時，持續(xù)無變化的輸入值的輸出直至輸入發(fā)生變化。在經(jīng)過了延遲期間的時刻存在輸入變化時，延遲附加部按照設(shè)定11，以輸入的變化為契機，開始延遲處理。<保持部>(設(shè)定21)保持部以向自身的輸入的變化為契機，立即開始保持處理(上面的條件2)。(設(shè)定22)保持部在保持期間不接受輸入。(設(shè)定23)保持部在經(jīng)過了保持期間的時刻，在輸入無變化時，持續(xù)無變化的輸入值的輸出直至輸入發(fā)生變化。在存在輸入變化時，按照設(shè)定21，保持部以輸入的變化為契機，開始保持處理。圖12是表示圖11所示的AND0、延遲附加部1、保持部1的系列的圖。圖12以及下面的說明是關(guān)于AND0的系列的說明，但其他AND2～AND31的系列也適用AND0的說明。圖13表示在對圖12的AND運算進行了20ms的延遲設(shè)定(輸出延遲20ms)、0ms的保持設(shè)定的情況下的時序圖?！氨３制陂g＝0ms”與圖12中不存在保持部1，將輸出(Y10)直接作為輸出(Y20)進行輸出的情況相同。如圖13所示，將AND運算結(jié)果的X3＝1延遲20ms，作為Y10＝1進行輸出。在這種情況下，AND運算結(jié)果(X3)即使在10ms之后變?yōu)?，在20ms的期間中，輸出Y10也依然輸出1。下面，更詳細地說明圖13。(1)時間(t0)在時間(t0)處，延遲附加部1的輸入即運算結(jié)果(X3)從0變化為1。由此，延遲附加部1開始輸出延遲＝20ms的倒計時，在延遲期間301即20ms的倒計時結(jié)束前不輸出“X3＝1”。另外，延遲附加部1在倒計時結(jié)束前的延遲期間301即時間(t0)～時間(t20)的期間，不接受輸入。(2)時間(t20)(Y10＝1的輸出開始)在倒計時結(jié)束的時刻(t20)，延遲附加部1將輸入即“X3＝1”作為“Y10＝1”，開始輸出。此時，延遲附加部1在時間(t0)～(t20)的延遲期間301中不接受輸入。(3)時間(t20)(接受X3＝0的輸入)另外，在時間(t20)處倒計時結(jié)束。此時，輸入(X3)從上一次(時間(t0))的X3＝1變?yōu)閄3＝0。由此，在倒計時結(jié)束的時刻存在輸入變化，因此，延遲附加部1開始倒計時，在倒計時結(jié)束前不輸出“X3＝0”。(4)時間(t40)(Y10＝0的輸出開始)在倒計時結(jié)束的時刻(t40)，延遲附加部1將輸入即“X3＝0”作為“Y10＝0”，開始輸出。此時，延遲附加部1在時間(t20)～(t40)的延遲期間301中不接受輸入。(5)時間(t40)(X3的輸入處理)另外，在時間(t40)處，倒計時結(jié)束。此時，輸入(X3)與上一次(時間(t20))相同，為X3＝0。由此，在倒計時結(jié)束的時刻沒有發(fā)生輸入變化，因此，延遲附加部1不開始信號變化延遲處理，持續(xù)進行Y10＝0的輸出直到發(fā)生下一次輸入信號(X3)的變化。圖14表示在對AND運算進行了0ms的延遲設(shè)定、20ms的保持設(shè)定(保持期間302＝20ms)的情況下的時序圖。0ms的延遲設(shè)定與圖12中不存在延遲附加部1，X3直接作為Y10進行輸出的情況相同。保存部1以在參數(shù)部140中存儲的保持期間1(圖11)，持續(xù)進行輸入(Y10)的輸出。保持期間1(圖11)在圖14中與保持期間302相對應(yīng)。此外，由于是0ms的延遲設(shè)定，因此在圖14中，X3與Y10相同。(1)時間(t0)在時間(t0)處，保持部1的輸入即運算結(jié)果(Y10)從0變化為1。由此，保持部1在保持期間302的20ms期間中，持續(xù)進行“1”的輸出。保持部1在保持期間302期間中不接受輸入。由此，在時間(t10)處，即使輸入(Y10)變?yōu)?，也不接受該輸入，保持部1在保持期間302即20ms(t0～t20)期間中，保持輸出1。由此，在保持期間302中將運算結(jié)果(輸入(Y10))持續(xù)輸出，在經(jīng)過保持期間302之后，接受運算結(jié)果0，將該值輸出。(2)時間(t20)在經(jīng)過了保持期間302的時間(t20)處，保持部1接受輸入(Y10)。在時間(t20)處，輸入(Y10)從1變化為0。由此，保持部1在保持期間302的20ms(t20～t40)期間中，持續(xù)進行“0”的輸出。(3)時間(t40)在經(jīng)過了保持期間302的時間(t40)處，保持部1接受輸入(Y10)。在時間(t40)處，輸入(Y10)從時間(t20)處開始持續(xù)為0沒有發(fā)生變化。由此，保持部1在時間(t40)以后的期間402中，持續(xù)進行現(xiàn)在的輸入即Y10＝0的輸出直到發(fā)生輸入(Y10)的變化。圖15表示在圖12的基礎(chǔ)上對AND運算進行了輸出延遲20ms、保持期間30ms的設(shè)定的情況下的時序圖。由于是輸出延遲20ms，因此，圖15中直至Y10為止均與圖13相同，僅Y20不同。對于延遲設(shè)定，根據(jù)條件(3)，滿足所說的下面的公式(1)延遲期間301(輸出延遲)≤保持期間302(1)在不滿足公式(1)的條件的情況下，形成與保持期間0ms的情況相同的動作。在圖15中，輸出延遲(延遲值)是20ms，保持期間是30ms，因此，滿足上面的公式(1)。簡單說明圖15的Y20。X1、X2、X3、Y10與圖13相同，因此省略說明。(1)時間(t20)在時間(t20)處，保存部1的輸入即運算結(jié)果(Y10)從0變化為1。由此，保持部1在保持期間302的30ms期間中，持續(xù)進行“1”的輸出(t20～t50)。保持部1在保持期間302中不接受輸入。由此，在時間(t40)處，即使輸入(Y10)變?yōu)?，也不接受該輸入，保持部1在保持期間302即30ms(t20～t50)期間中，保持輸出1。(2)時間(t50)在經(jīng)過了保持期間302的時間(t50)處，保持部1接受輸入(Y10)。在時間(t50)處，輸入(Y10)從1變化為0。由此，保持部1在保持期間302的30ms(t50～t80)期間中，持續(xù)進行“0”的輸出。(3)時間(t80)在經(jīng)過了保持期間302的時間(t80)處，保持部1接受輸入(Y10)。在時間(t80)處，輸入(Y10)從時間(t50)處保持0未發(fā)生變化。由此，保持部1在時間(t80)以后的期間402中，持續(xù)進行現(xiàn)在的輸入即Y10＝0的輸出直到輸入(Y10)發(fā)生變化。在實施方式3中，I/O設(shè)備100對將“本站點輸入、本站點輸出”以及“其他站點輸入、其他站點輸出”作為對象的運算結(jié)果進行延遲附加以及值保持而進行輸出。此時，延遲時間以及保持時間分別由在參數(shù)部140中存儲的參數(shù)(延遲值、保持期間)決定。在輸入輸出是同一個I/O設(shè)備的情況下，不與其他I/O設(shè)備進行通信，在本I/O設(shè)備內(nèi)進行運算之后，進行延遲附加以及保持，將運算結(jié)果輸出。在輸入與輸出的I/O設(shè)備不同的情況下，在I/O設(shè)備之間進行通信，在輸出側(cè)的I/O設(shè)備進行運算之后，進行延遲附加以及保持，并進行輸出。圖16是說明延遲附加部的延遲附加和保持部的保持的效果的圖。在圖16中，將“延遲附加以及保持”記載為“附加延遲”。上側(cè)的3個圖形501～503表示沒有實施方式3的“延遲附加以及保持”的情況。下側(cè)的3個圖形602～604表示具有實施方式3的“延遲附加以及保持”的情況。圖形501表示向I/O設(shè)備100的輸入。圖形502表示I/O設(shè)備100的“無延遲”的輸出。圖形502與圖形501相比，輸出晚1ms。這是設(shè)備之間通信所需要的時間。如圖16所示，設(shè)備之間通信的周期是1ms。圖形503表示因經(jīng)由CPU設(shè)備10而導致的“附加延遲”的輸出。在經(jīng)由CPU設(shè)備10的“附加延遲”情況下，無法比與CPU設(shè)備10進行通信的通信周期5ms更早地進行輸出，因此，I/O設(shè)備100的運算結(jié)果的輸出定時成為與CPU設(shè)備10進行通信的通信周期5ms的粒度。即，在經(jīng)由CPU設(shè)備10的“附加延遲”的情況下，相對于“無延遲”的輸出701，“附加延遲”的輸出702位于與CPU設(shè)備10進行通信的通信周期5ms之后。另一方面，表示實施方式3的圖形602～604如下所示。圖形602表示與圖形502相同的內(nèi)容，因此省略說明。圖形603表示設(shè)定了第1延遲設(shè)定量801的情況下的輸出。圖形604表示設(shè)定了第2延遲設(shè)定量802的情況下的輸出。如圖形603所示，I/O設(shè)備100能夠早于與CPU設(shè)備10通信的通信周期5ms進行輸出。即，輸出定時不受通信周期的粒度限定。另外，如圖形604所示，能夠相對于延遲設(shè)定量801而設(shè)定具有不同的延遲設(shè)定的延遲設(shè)定量802，從而，以短時間依次進行連續(xù)的動作。即，如圖16所示，能夠自由設(shè)定延遲設(shè)定量801下的輸出803與延遲設(shè)定量802下的輸出804的間隔。如上所述，實施方式3的I/O設(shè)備100無需進行與CPU設(shè)備10之間的通信，可以通過延遲附加·保持部190進行延遲附加以及延遲。因此，具有下述效果。(1)能夠?qū)崿F(xiàn)短時間的延遲附加以及運算值的保持。(2)在輸出側(cè)的I/O設(shè)備100進行延遲附加以及保持，因此，輸出定時不受通信周期的粒度限定。(3)另外，延遲附加以及保持的設(shè)定值寄存器的值通過CPU設(shè)備10向參數(shù)部140作為參數(shù)進行設(shè)定，因此，能夠經(jīng)由I/O總線99進行變更。其結(jié)果，能夠應(yīng)對例如下述要求，即，當機器的緊急錯誤信號從輸入端子170-1向I/O設(shè)備100輸入之后，將I/O設(shè)備的多個輸出信號(在圖12中，作為Y10輸出的運算結(jié)果X3)以規(guī)定的順序進行變更，根據(jù)多個機器的緊急停止順序，以盡可能短的時間進行停止處理。實施方式3的延遲附加·保持部190如圖11所示，針對每個I/O設(shè)備100的輸出信號(運算結(jié)果)，具有用于延遲、保持的延遲附加部、保持部，該延遲附加部、保持部具有計數(shù)器。該計數(shù)器對延遲期間、保持期間進行倒計時。延遲附加部1～32以及保持部1～32進行延遲以及保持直至在參數(shù)部140中存儲的相對應(yīng)的延遲值1～32、相對應(yīng)的保持期間1～32的倒計時結(jié)束。根據(jù)這種結(jié)構(gòu)，不需要用于數(shù)據(jù)庫等的存儲器，而使結(jié)構(gòu)變簡單。實施方式4圖17是實施方式4的I/O設(shè)備100的結(jié)構(gòu)圖。實施方式4的I/O設(shè)備100構(gòu)成為，在實施方式3的I/O設(shè)備100的基礎(chǔ)上，在延遲附加·保持部190的后級添加有復(fù)合運算部195(第2運算部)。如圖17所示，實施方式4的I/O設(shè)備100具有由運算數(shù)據(jù)提取部150A、運算部160A、延遲附加·保持部190A構(gòu)成的第1系列101和由運算數(shù)據(jù)提取部150B、運算部160B、延遲附加·保持部190B構(gòu)成的第2系列102。接收部130向運算數(shù)據(jù)提取部150A、150B輸出其他站點輸入和其他站點輸出。輸入部170向運算數(shù)據(jù)提取部150A、150B輸出本站點輸入。輸出部180向運算數(shù)據(jù)提取部150A、150B輸出本站點輸出。延遲附加·保持部190A、190B向復(fù)合運算部195輸出運算結(jié)果(圖12所示的進行了延遲、保持的Y20)。復(fù)合運算部195使用從延遲附加·保持部190A、190B輸出的運算結(jié)果執(zhí)行運算處理。參數(shù)部140向運算數(shù)據(jù)提取部150A、150B等提供參數(shù)。在這種情況下，參數(shù)部140中作為參數(shù)而存儲有運算定義信息，該運算定義信息用于定義使用從延遲附加·保持部190A、190B輸出的各運算結(jié)果而進行的運算處理的方式，復(fù)合運算部195根據(jù)參數(shù)部140的運算定義信息執(zhí)行運算。復(fù)合運算部195能夠進行“或”(OR)等邏輯運算，能夠如上所述，在運算部160進行運算處理，延遲附加·保持部190A、190B進行延遲附加、保持之后，由復(fù)合運算部195進行運算。因此，可以以較小的電路規(guī)模得到復(fù)雜的輸出。此外，在圖17中，存在第1系列101、第2系列102這2個系列，但也可以構(gòu)成為僅具有第1系列101。在這種情況下，從延遲附加·保持部190A如圖11所示輸出M(1)～M(32)的運算結(jié)果，因此，復(fù)合運算部195也可以通過使用這32個運算結(jié)果，根據(jù)參數(shù)部140的運算定義信息進行運算。另外，在實施方式3中如圖11所示，示出了“延遲附加部1以及保持部1”～“延遲附加部32以及保持部32”的32個系列的情況，但這僅是例示。系列既可以是1個，也可以是大于或等于33個。實施方式5參照圖18、圖19說明實施方式5的I/O設(shè)備100的結(jié)構(gòu)。實施方式5的I/O設(shè)備100構(gòu)成為，將實施方式3中的I/O設(shè)備100的延遲附加·保持部190(圖11)替換為圖18所示的延遲附加·保持部190-5。圖18與圖11相對應(yīng)。在實施方式3的延遲附加·保持部190中，如圖11所示，是延遲附加部與保持部獨立地分別具有計數(shù)器的結(jié)構(gòu)。與此相對，在實施方式5的延遲附加·保持部190-5中，如圖18所示，延遲附加和保持通過1個計數(shù)器實現(xiàn)。例如，圖18的子延遲附加·保持部1-5兼具圖11的延遲附加部1和保持部1的功能。其他子延遲附加·保持部2-5～32-5也相同。在僅進行延遲、僅進行保持的情況下，是與實施方式3相同的動作，但在進行延遲以及保持這兩者的情況下，形成下述動作。圖19是在對圖12的AND運算進行了輸出延遲20ms、保持期間30ms的延遲設(shè)定的情況下的時序圖。該延遲設(shè)定與圖15相同。以圖18的子延遲附加·保持部1-5為例進行說明。在這種情況下，圖12的延遲附加部1和保持部1成為子延遲附加·保持部1-5。子延遲附加·保持部1-5如圖19所示，將AND0的運算結(jié)果“1”(時間t0)延遲20ms進行輸出(時間t20)，即使AND運算結(jié)果在10ms之后(時間t10)變?yōu)椤?”，在30ms(時間t20～t50)的期間仍輸出“1”。由此，子延遲附加·保持部1-5不接受使運算結(jié)果延遲的期間(延遲期間551的t0～t20)的運算結(jié)果的變化，不在輸出中進行反映。即，對于子延遲附加·保持部1-5，即使在延遲期間551(t0～t10)中輸入X2發(fā)生變化，也將時間t0處的運算結(jié)果“1”作為延遲期間551(t0～t10)的輸入X2。另外，子延遲附加·保持部1-5在延遲期間551之后，在從保持期間552的30ms中減去延遲期間551的20ms而得到的時間ΔT＝10ms的期間中，不接受輸入X2即運算結(jié)果。這里，ΔT＝保持期間552-延遲期間551即，如圖19所示，延遲附加·保持部1-5在“延遲期間551+ΔT”的期間(t0～t30)中，維持時間t0處的輸入“1”，但該維持的輸入“1”在經(jīng)過了延遲期間551之后(t20)進行輸出，該期間是“延遲期間551+ΔT”＝延遲期間551+保持期間552-延遲期間551＝保持期間552。子延遲附加·保持部1-5在經(jīng)過了延遲期間551之后，在經(jīng)過了進行相減得到的時間ΔT(在這個例子中是10ms)后的時刻即時間t30(保持期間552結(jié)束的20ms之前)處，接受AND運算結(jié)果即“0”，以20ms(保持期間552-ΔT＝延遲期間551)進行延遲，在時間t50處進行輸出。對于延遲設(shè)定，需要滿足下面的條件。延遲期間(輸出延遲)≤保持期間為了消除該條件，需要對多個通過輸出延遲的設(shè)定而延遲的值暫時進行保持，因此，造成電路規(guī)模明顯變大。實施方式6圖20是表示實施方式6的I/O設(shè)備100的結(jié)構(gòu)的圖。圖20與表示實施方式4的I/O設(shè)備100的結(jié)構(gòu)的圖17相當。圖20是在實施方式4的圖17的基礎(chǔ)上，將延遲附加·保持部190替換成實施方式5的延遲附加·保持部190-5的結(jié)構(gòu)。在圖20中，延遲附加·保持部190A-5、190B-5均具有圖18的延遲附加·保持部190-5的結(jié)構(gòu)。通過形成圖20的結(jié)構(gòu)，可以與圖17的情況相同地以較小的電路規(guī)模得到復(fù)雜的輸出。此外，在圖20中，存在第1系列101-5、第2系列102-5這2個系列，但也可以構(gòu)成為僅具有第1系列101-5。在這種情況下，從延遲附加·保持部190A-5如圖4所示輸出M(1)～M(32)的運算結(jié)果，這一點與圖17的情況相同。另外，與圖18的情況相同，在實施方式6中，“子延遲附加·保持部1-5”～“子延遲附加·保持部32-5”的32個系列也只是例示。系列既可以是1個，也可以是大于或等于33個。標號的說明10CPU設(shè)備，100-1、100-2、100-3I/O設(shè)備，110I/F部，120發(fā)送部，130接收部，140參數(shù)部，141運算處理，150、150-2運算數(shù)據(jù)提取部，151第1選擇部，152第2選擇部，160運算部，170輸入部，180輸出部，170-1輸入端子，180-1輸出端子，190、190-5延遲附加·保持部，195復(fù)合運算部，1000PLC，99I/O總線。