專利名稱：數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于實(shí)現(xiàn)多臺(tái)數(shù)字脈沖電源遠(yuǎn)程同步定時(shí)觸發(fā)控制的一種數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)。
背景技術(shù)：
同步系統(tǒng)又稱為同步觸發(fā)系統(tǒng)，它產(chǎn)生一系列的時(shí)間基準(zhǔn)脈沖，并將這些脈沖以無時(shí)間差別的方式同時(shí)傳送給所有需要同步工作的電源，接收到同步信號的電源在同步脈沖的觸發(fā)下按照設(shè)定的時(shí)序關(guān)系以設(shè)定的方式運(yùn)行。隨著數(shù)字技術(shù)的發(fā)展，數(shù)字脈沖電源應(yīng)用于離子加速器領(lǐng)域成為可能，在粒子加速器特別是同步加速器中，多臺(tái)數(shù)字脈沖電源需要按照設(shè)定時(shí)間序列同步運(yùn)行，或者不同的數(shù)字脈沖電源需要按照設(shè)定的時(shí)間間隔觸發(fā)、以規(guī)定的模式同步運(yùn)行。傳統(tǒng)的傳送單脈沖觸發(fā)的系統(tǒng)無法滿足此類多觸發(fā)功能的要求。文獻(xiàn)“分布式中央定時(shí)觸發(fā)系統(tǒng)在EAST超導(dǎo)托克馬克中的應(yīng)用”中公開了一種分布式中央定時(shí)觸發(fā)系統(tǒng)，該系統(tǒng)主要特點(diǎn)在于以下4個(gè)方面1 :分布式中央定時(shí)觸發(fā)系統(tǒng)提到的定時(shí)觸發(fā)系統(tǒng)是基于單脈沖觸發(fā)和觸發(fā)延時(shí)的方式，觸發(fā)的延時(shí)分布在前端FPGA(Field-Programmable Gate Array,現(xiàn)場可編程門陣列)上。2 :提到的是一種定時(shí)觸發(fā)系統(tǒng)，其主要目的是用于定時(shí)延時(shí)。3 :提到的定時(shí)觸發(fā)系統(tǒng)中的微處理單元是8位單片機(jī)。4 :提到的定時(shí)觸發(fā)系統(tǒng)中的FPGA僅實(shí)現(xiàn)定時(shí)分頻和單脈沖延時(shí)觸發(fā)。該系統(tǒng)是一種單脈沖延時(shí)定時(shí)觸發(fā)系統(tǒng)，主要實(shí)現(xiàn)對設(shè)備的定時(shí)控制功能，該系統(tǒng)功能主要通過單脈沖和FPGA觸發(fā)延時(shí)的方式實(shí)現(xiàn)，微處理器為8位單片機(jī)、網(wǎng)絡(luò)通訊為IOM以太網(wǎng)、實(shí)時(shí)處理能力和靈活性較低，而且無法實(shí)現(xiàn)同一設(shè)備的多種觸發(fā)或多種設(shè)備分組觸發(fā)的功能，其定時(shí)延時(shí)功能分散在下位機(jī)的FPGA上，該系統(tǒng)專用于EAST超導(dǎo)托克馬克的控制系統(tǒng)中。該技術(shù)無法實(shí)現(xiàn)對于同步定時(shí)觸發(fā)系統(tǒng)的控制。

發(fā)明內(nèi)容
本發(fā)明的目的在于避免現(xiàn)有技術(shù)中定時(shí)觸發(fā)系統(tǒng)存在的缺陷，提供了數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，其通過觸發(fā)編碼源服務(wù)器產(chǎn)生一系列以時(shí)間為基準(zhǔn)的觸發(fā)編碼脈沖，并將這些觸發(fā)編碼通過光纖傳輸系統(tǒng)以無時(shí)間差別的方式同時(shí)傳送給所有需要同步工作的數(shù)字電源，接收到同步觸發(fā)信號的數(shù)字脈沖電源在同步觸發(fā)編碼的觸發(fā)下使數(shù)字脈沖電源按照設(shè)定的時(shí)序關(guān)系以設(shè)定的方式運(yùn)行，可以有效解決現(xiàn)有技術(shù)中存在的缺陷。為實(shí)現(xiàn)上述目的，本發(fā)明采取的技術(shù)方案為所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，其特點(diǎn)是包括與控制計(jì)算機(jī)互聯(lián)的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器，觸發(fā)源服務(wù)器與一級扇出器相連，一級扇出器分別與多路無時(shí)間差的二級扇出器對應(yīng)相連，二級扇出器與數(shù)字脈沖電源模塊相連。所述的一級扇出器和二級扇出器，它們之間是存在時(shí)間差的，這個(gè)時(shí)間差是它們之間的數(shù)據(jù)幀的接受和發(fā)送時(shí)間，這個(gè)時(shí)間可以在軟件中補(bǔ)償消除，多路二級扇出器輸出之間時(shí)間的同步。數(shù)字脈沖電源同步編碼接收匹配觸發(fā)模塊是由VHDL實(shí)現(xiàn)的電路，該電路可以設(shè)置并存儲(chǔ)一段二進(jìn)制32bit的編碼，同時(shí)該電路還通過光纖接收器接收二級扇出器通過光纖發(fā)送器輸出的32bit編碼，當(dāng)接收到的編碼與存儲(chǔ)的編碼相同時(shí)該模塊將通過發(fā)送觸發(fā)信號啟動(dòng)數(shù)字電源輸出電流。所述的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器內(nèi)部結(jié)合32bitNios II處理器的可編程片上系統(tǒng)(System-on-a-Programmable-Chip, SOPC)和用硬件描述語言(Very-High-Speed Integrated Circuit Hardware Description Language, VHDL)設(shè)計(jì)的觸發(fā)控制模塊實(shí)現(xiàn)。FPGA上的固核硬件電路由Quartus II 9.1 (32-Bit)軟件來實(shí)現(xiàn)，可編程片上系統(tǒng)的NIOSII處理器嵌入式軟件編程由Nios II 9.1Software Build Tools forEclipse來實(shí)現(xiàn)。該系統(tǒng)能靈活自定義0_32bit 二進(jìn)制觸發(fā)編碼，靈活組織觸發(fā)編碼的觸發(fā)順序，自定義延時(shí)時(shí)間，一次最多能產(chǎn)生255種觸發(fā)編碼序列，實(shí)現(xiàn)自定義序列的連續(xù)觸發(fā)或單次觸發(fā)，自定義序列間能產(chǎn)生0-1095216S的時(shí)間延遲，延遲誤差小于O. 5us。另外該遠(yuǎn)程同步觸發(fā)系統(tǒng)還可接收數(shù)字脈沖電源的故障連鎖保護(hù)信號，觸發(fā)狀態(tài)實(shí)時(shí)反饋，具有IOOMbps以太網(wǎng)絡(luò)數(shù)據(jù)通訊接口、UART接口和光纖串行編碼發(fā)送接口。控制計(jì)算機(jī)是用軟件界面來組織觸發(fā)編碼和延時(shí)數(shù)據(jù)并將其通過網(wǎng)絡(luò)下載到觸發(fā)源服務(wù)器，同時(shí)觸發(fā)源服務(wù)器實(shí)時(shí)將工作狀態(tài)發(fā)給控制計(jì)算機(jī)上的軟件顯示，扇出器實(shí)現(xiàn)數(shù)據(jù)的中轉(zhuǎn)和扇出功能，以便多臺(tái)數(shù)字電源能夠收到觸發(fā)編碼。其中觸發(fā)模塊是完成上述功能的核心，其實(shí)現(xiàn)是用VHDL語言開發(fā)的Avalon從總線模塊，由片上事件雙口32bitRAM、片上延時(shí)雙口 32bitRAM、邏輯控制單元、延時(shí)模塊、串行移位器，時(shí)鐘模塊組成。所述的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器內(nèi)部結(jié)合的可編程片上系統(tǒng)SOPC分別與FPGA配置芯片、隨機(jī)存儲(chǔ)器、非易失性存儲(chǔ)器、網(wǎng)絡(luò)控制器、UART接口、JTAG芯片、時(shí)鐘模塊、光發(fā)送器、光接收器和供電模塊的管腳對應(yīng)連接，網(wǎng)絡(luò)控制器與網(wǎng)絡(luò)插孔RJ45模塊相連。這樣結(jié)合altera的SOPC開發(fā)環(huán)境實(shí)現(xiàn)了一個(gè)32bit的片上系統(tǒng)平臺(tái)。結(jié)合該硬件平臺(tái)實(shí)現(xiàn)觸發(fā)源服務(wù)器功能。所述的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器內(nèi)部包括NIOSII內(nèi)核，觸發(fā)模塊和網(wǎng)絡(luò)芯片控制器與NIOSII內(nèi)核互聯(lián)，時(shí)鐘模塊與NIOSII內(nèi)核相連，RAM控制器和外部FLASH控制器互聯(lián)并與NIOSII內(nèi)核相連。所述的觸發(fā)模塊包括邏輯控制單元，邏輯控制單元通過Avalon總線與雙口延時(shí)RAM和雙口事件RAM相連，時(shí)鐘模塊通過定時(shí)器與邏輯控制單元相連，邏輯控制單元與串行移位器相連。該模塊中邏輯控制單元是核心，其協(xié)調(diào)控制其他各部件實(shí)現(xiàn)觸發(fā)編碼的產(chǎn)生過程。首先通過Avalon總線將事件編碼和延時(shí)數(shù)據(jù)下載到雙口 RAM里,通過Avalon總線下寫邏輯控制單元里的控制字來設(shè)置觸發(fā)模式(連續(xù)和單次)，開始觸發(fā)，停止觸發(fā)模式。連續(xù)觸發(fā)的過程首先讀一次事件RAM然后得到第一組事件數(shù)據(jù)和延時(shí)數(shù)據(jù)，將其設(shè)置到定時(shí)器和串行移位器，當(dāng)開始觸發(fā)命令時(shí)，發(fā)送事件數(shù)據(jù)，然后等待定時(shí)器延時(shí)結(jié)束，如果結(jié)束，再讀取第二組事件數(shù)據(jù)和延時(shí)數(shù)據(jù)，發(fā)送和延時(shí)開始直到最后一組事件數(shù)據(jù)發(fā)送和延時(shí)完，這時(shí)重新開始讀取第一組事件數(shù)據(jù)和延時(shí)數(shù)據(jù)重新開始觸發(fā)過程如此連續(xù)觸發(fā)。單次觸發(fā)是當(dāng)最后一組事件數(shù)據(jù)延時(shí)完后，控制觸發(fā)停止，進(jìn)入等待觸發(fā)狀態(tài)。所述的一級扇出器和二級扇出器為串行光信號扇出器，其包括復(fù)雜可編程邏輯器件CPLD硬件模塊和與復(fù)雜可編程邏輯器件CPLD相連的光接收器和供電模塊，復(fù)雜可編程邏輯器件CPLD和供電模塊與16路光驅(qū)動(dòng)器相連，16路光驅(qū)動(dòng)器與16路光發(fā)送器相連。串行光信號扇出器主要作用就是將接收到的I路光信號分成多路信號轉(zhuǎn)發(fā)出去，并增加光傳輸信號的驅(qū)動(dòng)能力。因此該光扇出器模塊接收通過光纖傳輸?shù)挠|發(fā)編碼序列后，以無時(shí)間差別的方式同時(shí)向多臺(tái)不同的串行光接口扇出多路同樣的觸發(fā)編碼序列。所述的數(shù)字脈沖電源模塊有32bit采樣模塊和匹配和延時(shí)模塊。其可以實(shí)現(xiàn)觸發(fā)編碼匹配觸發(fā)模塊，當(dāng)觸發(fā)編碼匹配時(shí)，該數(shù)字電源啟動(dòng)運(yùn)行。觸發(fā)編碼發(fā)生設(shè)置設(shè)置觸發(fā)編碼和觸發(fā)個(gè)數(shù)，設(shè)置觸發(fā)編碼間的延時(shí)，觸發(fā)序列，觸發(fā)方式，觸發(fā)連鎖該觸發(fā)編碼發(fā)生設(shè)置是通過上位機(jī)設(shè)置軟件來設(shè)置的，其原理是通過網(wǎng)絡(luò)下載在對話框里設(shè)置的參數(shù)到觸發(fā)源服務(wù)器的控制字來實(shí)現(xiàn)的。本發(fā)明的有益效果所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，其是基于觸發(fā)編碼的觸發(fā)方式，延時(shí)和觸發(fā)方式都集中在一臺(tái)觸發(fā)源服務(wù)器上，通過觸發(fā)編碼源服務(wù)器產(chǎn)生一系列以時(shí)間為基準(zhǔn)的觸發(fā)編碼脈沖，并將這些觸發(fā)編碼通過光纖傳輸系統(tǒng)以無時(shí)間差別的方式同時(shí)傳送給所有需要同步工作的數(shù)字電源，接收到同步觸發(fā)信號的數(shù)字脈沖電源在同步觸發(fā)編碼的觸發(fā)下按照設(shè)定的時(shí)序關(guān)系以設(shè)定的方式運(yùn)行，系統(tǒng)功能的集成度高，操作靈活性好，實(shí)時(shí)處理能力高，可靠性好，開發(fā)周期短。該系統(tǒng)能實(shí)現(xiàn)離子加速器數(shù)字脈沖電源或相關(guān)工業(yè)領(lǐng)域多臺(tái)數(shù)字脈沖電源按照設(shè)定的時(shí)間序列同步啟動(dòng)或者分組定時(shí)同步啟動(dòng)控制，滿足了相關(guān)領(lǐng)域數(shù)字脈沖電源在遠(yuǎn)程控制方式下靈活定時(shí)同步啟動(dòng)的要求。


下面結(jié)合附圖和具體實(shí)施方式
，對本發(fā)明作進(jìn)一步的說明。圖1為本發(fā)明的遠(yuǎn)程數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)示意框圖；圖2為本發(fā)明觸發(fā)源服務(wù)器硬件模塊電路示意框圖；圖3為發(fā)明觸發(fā)源服務(wù)器FPGA內(nèi)固件結(jié)構(gòu)示意框圖；圖4觸發(fā)模塊結(jié)構(gòu)示意圖；圖5為發(fā)明的系統(tǒng)中光扇出器硬件結(jié)構(gòu)示意框圖；圖6數(shù)字脈沖電源內(nèi)部編碼匹配觸發(fā)模塊示意圖；圖7上位機(jī)操作軟件數(shù)據(jù)流程圖；圖8觸發(fā)源嵌入式軟件數(shù)據(jù)流程圖；圖9軟件操所硬件流程圖；圖10數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)整體實(shí)施的流程圖。
具體實(shí)施例方式以下結(jié)合附圖對本發(fā)明的原理和特征進(jìn)行描述，所舉實(shí)例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。如圖1所示，所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，其特點(diǎn)是包括與控制計(jì)算機(jī)互聯(lián)的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器，觸發(fā)源服務(wù)器與一級扇出器相連，一級扇出器分別與多路無時(shí)間差的二級扇出器對應(yīng)相連，二級扇出器與數(shù)字脈沖電源模塊相連。所述的一級扇出器和二級扇出器，它們之間是存在時(shí)間差的，這個(gè)時(shí)間差是它們之間的數(shù)據(jù)幀的接受和發(fā)送時(shí)間，這個(gè)時(shí)間可以在軟件中補(bǔ)償消除，多路二級扇出器輸出之間時(shí)間的同步。數(shù)字脈沖電源同步編碼接收匹配觸發(fā)模塊是由VHDL實(shí)現(xiàn)的電路，該電路可以設(shè)置并存儲(chǔ)一段二進(jìn)制32bit的編碼，同時(shí)該電路還通過光纖接收器接收二級扇出器通過光纖發(fā)送器輸出的32bit編碼，當(dāng)接收到的編碼與存儲(chǔ)的編碼相同時(shí)該模塊將通過發(fā)送觸發(fā)信號啟動(dòng)數(shù)字電源輸出電流。所述的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器內(nèi)部結(jié)合32bitNios II處理器的可編程片上系統(tǒng)(System-on-a-Programmable-Chip, SOPC)和用硬件描述語言(Very-High-Speed Integrated Circuit Hardware Description Language,VHDL)設(shè)計(jì)的觸發(fā)控制模塊實(shí)現(xiàn)。FPGA上的固核硬件電路由Quartus II 9.1 (32-Bit)軟件來實(shí)現(xiàn)，可編程片上系統(tǒng)的NIOSII處理器嵌入式軟件編程由Nios II 9.1Software Build Tools forEclipse來實(shí)現(xiàn)。該系統(tǒng)能靈活自定義0_32bit 二進(jìn)制觸發(fā)編碼，靈活組織觸發(fā)編碼的觸發(fā)順序，自定義延時(shí)時(shí)間，一次最多能產(chǎn)生255種觸發(fā)編碼序列，實(shí)現(xiàn)自定義序列的連續(xù)觸發(fā)或單次觸發(fā)，自定義序列間能產(chǎn)生0-1095216S的時(shí)間延遲，延遲誤差小于O. 5us。另外該遠(yuǎn)程同步觸發(fā)系統(tǒng)還可接收數(shù)字脈沖電源的故障連鎖保護(hù)信號，觸發(fā)狀態(tài)實(shí)時(shí)反饋，具有IOOMbps以太網(wǎng)絡(luò)數(shù)據(jù)通訊接口、UART接口和光纖串行編碼發(fā)送接口?？刂朴?jì)算機(jī)是用軟件界面來組織觸發(fā)編碼和延時(shí)數(shù)據(jù)并將其通過網(wǎng)絡(luò)下載到觸發(fā)源服務(wù)器，同時(shí)觸發(fā)源服務(wù)器實(shí)時(shí)將工作狀態(tài)發(fā)給控制計(jì)算機(jī)上的軟件顯示，扇出器實(shí)現(xiàn)數(shù)據(jù)的中轉(zhuǎn)和扇出功能，以便多臺(tái)數(shù)字電源能夠收到觸發(fā)編碼。其中觸發(fā)模塊是完成上述功能的核心，其實(shí)現(xiàn)是用VHDL語言開發(fā)的Avalon從總線模塊，由片上事件雙口32bitRAM、片上延時(shí)雙口 32bitRAM、邏輯控制單元、延時(shí)模塊、串行移位器，時(shí)鐘模塊組成。如圖2所示，所述的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器內(nèi)部結(jié)合的可編程片上系統(tǒng)SOPC分別與FPGA配置芯片、隨機(jī)存儲(chǔ)器、非易失性存儲(chǔ)器、網(wǎng)絡(luò)控制器、UART接口、JTAG芯片、時(shí)鐘模塊、光發(fā)送器、光接收器和供電模塊的管腳對應(yīng)連接，網(wǎng)絡(luò)控制器與網(wǎng)絡(luò)插孔RJ45模塊相連。這樣結(jié)合altera的SOPC開發(fā)環(huán)境實(shí)現(xiàn)了一個(gè)32bit的片上系統(tǒng)平臺(tái)。結(jié)合該硬件平臺(tái)實(shí)現(xiàn)觸發(fā)源服務(wù)器功能。如圖3所示，所述的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器內(nèi)部包括NIOSII內(nèi)核，觸發(fā)模塊和網(wǎng)絡(luò)芯片控制器與NIOSII內(nèi)核互聯(lián)，時(shí)鐘模塊與NIOSII內(nèi)核相連，RAM控制器和外部FLASH控制器互聯(lián)并與NIOSII內(nèi)核相連。如圖4所示，所述的觸發(fā)模塊包括邏輯控制單元，邏輯控制單元通過Avalon總線與雙口延時(shí)RAM和雙口事件RAM相連，時(shí)鐘模塊通過定時(shí)器與邏輯控制單元相連，邏輯控制單元與串行移位器相連。該模塊中邏輯控制單元是核心，其協(xié)調(diào)控制其他各部件實(shí)現(xiàn)觸發(fā)編碼的產(chǎn)生過程。首先通過Avalon總線將事件編碼和延時(shí)數(shù)據(jù)下載到雙口 RAM里，通過Avalon總線下寫邏輯控制單元里的控制字來設(shè)置觸發(fā)模式(連續(xù)和單次)，開始觸發(fā)，停止觸發(fā)模式。連續(xù)觸發(fā)的過程首先讀一次事件RAM然后得到第一組事件數(shù)據(jù)和延時(shí)數(shù)據(jù)，將其設(shè)置到定時(shí)器和串行移位器，當(dāng)開始觸發(fā)命令時(shí)，發(fā)送事件數(shù)據(jù)，然后等待定時(shí)器延時(shí)結(jié)束，如果結(jié)束，再讀取第二組事件數(shù)據(jù)和延時(shí)數(shù)據(jù)，發(fā)送和延時(shí)開始直到最后一組事件數(shù)據(jù)發(fā)送和延時(shí)完，這時(shí)重新開始讀取第一組事件數(shù)據(jù)和延時(shí)數(shù)據(jù)重新開始觸發(fā)過程如此連續(xù)觸發(fā)。單次觸發(fā)是當(dāng)最后一組事件數(shù)據(jù)延時(shí)完后，控制觸發(fā)停止，進(jìn)入等待觸發(fā)狀態(tài)。所述的觸發(fā)模塊是觸發(fā)源服務(wù)器的核心。該模塊內(nèi)部包括觸發(fā)編碼表、延時(shí)表，時(shí)鐘分配模塊，編碼產(chǎn)生控制邏輯，編碼產(chǎn)生狀態(tài)檢測等功能，該觸發(fā)模塊的主要功能是，接收上位機(jī)的數(shù)據(jù)及命令并根據(jù)命令和數(shù)據(jù)按照設(shè)定的方式產(chǎn)生觸發(fā)編碼，同時(shí)反饋觸發(fā)狀態(tài)和接受數(shù)字電源連鎖保護(hù)信號，當(dāng)接收到外部輸入的連鎖保護(hù)信號時(shí)自動(dòng)封鎖觸發(fā)編碼的發(fā)送并返回保護(hù)連鎖狀態(tài)。如圖5所示，所述的一級扇出器和二級扇出器為串行光信號扇出器，其包括復(fù)雜可編程邏輯器件CPLD硬件模塊和與復(fù)雜可編程邏輯器件CPLD相連的光接收器和供電模塊，復(fù)雜可編程邏輯器件CPLD和供電模塊與16路光驅(qū)動(dòng)器相連，16路光驅(qū)動(dòng)器與16路光發(fā)送器相連。串行光信號扇出器主要作用就是將接收到的I路光信號分成多路信號轉(zhuǎn)發(fā)出去，并增加光傳輸信號的驅(qū)動(dòng)能力。因此該光扇出器模塊接收通過光纖傳輸?shù)挠|發(fā)編碼序列后，以無時(shí)間差別的方式同時(shí)向多臺(tái)不同的串行光接口扇出多路同樣的觸發(fā)編碼序列。如圖6所示，所述的數(shù)字脈沖電源模塊有32bit采樣模塊和匹配和延時(shí)模塊。其可以實(shí)現(xiàn)觸發(fā)編碼匹配觸發(fā)模塊，當(dāng)觸發(fā)編碼匹配時(shí)，該數(shù)字電源啟動(dòng)運(yùn)行。觸發(fā)編碼發(fā)生設(shè)置設(shè)置觸發(fā)編碼和觸發(fā)個(gè)數(shù)，設(shè)置觸發(fā)編碼間的延時(shí)，觸發(fā)序列，觸發(fā)方式，觸發(fā)連鎖該觸發(fā)編碼發(fā)生設(shè)置是通過上位機(jī)設(shè)置軟件來設(shè)置的，其原理是通過網(wǎng)絡(luò)下載在對話框里設(shè)置的參數(shù)到觸發(fā)源服務(wù)器的控制字來實(shí)現(xiàn)的。任何一種由FPGA實(shí)現(xiàn)的調(diào)節(jié)器模塊的數(shù)字脈沖電源，都可以嵌入此模塊，作為觸發(fā)編碼響應(yīng)接口。當(dāng)該模塊接收到設(shè)定的匹配編碼時(shí)，就會(huì)向調(diào)節(jié)器輸出所需要的觸發(fā)信號，觸發(fā)信號輸出包括中斷信號，接收的觸發(fā)編碼信息。這時(shí)系統(tǒng)就會(huì)根據(jù)相應(yīng)的觸發(fā)編碼信號進(jìn)行延時(shí)、波形準(zhǔn)備等啟動(dòng)過程。如圖8和圖9所示，所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，程序和服務(wù)器通過TCP/IP協(xié)議通信，以服務(wù)器客戶端的方式，結(jié)合自定義數(shù)據(jù)通訊協(xié)議加CRC校驗(yàn)實(shí)現(xiàn)，程序運(yùn)行穩(wěn)定，數(shù)據(jù)通信穩(wěn)定可靠，操作方便。程序的主要功能是編輯和設(shè)置編輯觸發(fā)編碼序列，編輯觸發(fā)延時(shí)，設(shè)置運(yùn)行周期，設(shè)置安全連鎖功倉泛。觸發(fā)控制操作單次觸發(fā),連續(xù)觸發(fā),停止觸發(fā),事例下載。觸發(fā)狀態(tài)檢測當(dāng)軟件運(yùn)行時(shí)開始實(shí)時(shí)監(jiān)測觸發(fā)編碼源服務(wù)器的運(yùn)行狀態(tài)，包括即將發(fā)生第幾個(gè)觸發(fā)編碼，觸發(fā)停止，安全連鎖狀態(tài)，服務(wù)器通信狀態(tài)。數(shù)據(jù)的維護(hù)保存觸發(fā)數(shù)據(jù),恢復(fù)觸發(fā)數(shù)據(jù)。服務(wù)器通信地址設(shè)置設(shè)置服務(wù)器的IP地址和端口號。該系統(tǒng)軟件分為兩部分來實(shí)現(xiàn)，由觸發(fā)源服務(wù)器上的NIOSII嵌入式軟件和上位機(jī)操作軟件。它們都實(shí)現(xiàn)了 TCP/IP通訊接功能。都通過TCP/IP來實(shí)現(xiàn)數(shù)據(jù)的傳輸。上位機(jī)向觸發(fā)源服務(wù)器下載設(shè)置的控制字?jǐn)?shù)據(jù)、事例數(shù)據(jù)、延時(shí)數(shù)據(jù)等，而觸發(fā)源服務(wù)器則向上位機(jī)傳輸操作響應(yīng)數(shù)據(jù)和觸發(fā)狀態(tài)數(shù)據(jù)。所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，系統(tǒng)觸發(fā)控制的工作流程是( I)首先打開計(jì)算機(jī)操作軟件，查看連接觸發(fā)源服務(wù)器的狀態(tài)，如果沒有提示觸發(fā)源服務(wù)器連接錯(cuò)誤，表明服務(wù)器連接正常；如果服務(wù)器IP地址和端口號有變化，應(yīng)當(dāng)設(shè)置計(jì)算機(jī)操作軟件與其一致；(2)在操作界面中編輯觸發(fā)編碼和觸發(fā)延時(shí)序列,最多可設(shè)置255個(gè)觸發(fā)編碼,和255個(gè)觸發(fā)延時(shí)，文本編輯框左邊為觸發(fā)編碼，二進(jìn)制32bit，可按16進(jìn)制碼填寫，右邊為對應(yīng)左邊觸發(fā)編碼發(fā)送后的延時(shí)數(shù)據(jù)，二進(jìn)制32bit，可按16進(jìn)制碼填寫，單位為Ius ;編輯好以后點(diǎn)擊事例下載，將編輯好的觸發(fā)數(shù)據(jù)傳送到觸發(fā)源服務(wù)器；觸發(fā)數(shù)據(jù)可保存到觸發(fā)原服務(wù)器，等需要時(shí)在從觸發(fā)原服務(wù)器恢復(fù)到操作界面，通過點(diǎn)擊保存數(shù)據(jù)和恢復(fù)數(shù)據(jù)按鈕就可實(shí)現(xiàn)；(3)設(shè)置門鎖啟動(dòng)，如果觸發(fā)過程需要安全聯(lián)鎖保護(hù)，在界面上選擇門鎖啟動(dòng)。安全連鎖保護(hù)，是從數(shù)字脈沖電源現(xiàn)場反饋的一個(gè)光電平信號，只要現(xiàn)場出現(xiàn)故障或安全問題該電平就會(huì)出現(xiàn)封鎖觸發(fā)信號；(4)設(shè)置觸發(fā)周期，是指從第一個(gè)觸發(fā)編碼開始發(fā)送到最后一個(gè)觸發(fā)編碼延時(shí)完所經(jīng)歷的時(shí)間，這個(gè)時(shí)間必須大于所有觸發(fā)延時(shí)時(shí)間的和，這樣發(fā)送完最后一個(gè)觸發(fā)編碼序列后，需要做補(bǔ)償一個(gè)延時(shí)疊加在最后一個(gè)觸發(fā)編碼延時(shí)，以保證一個(gè)周期的觸發(fā)時(shí)間；(5)觸發(fā)啟動(dòng)。單次觸發(fā)，是指從第一個(gè)觸發(fā)編碼發(fā)送開始，到最后一個(gè)觸發(fā)編碼延時(shí)完，觸發(fā)過程就自動(dòng)停止的觸發(fā)過程；該過程不可打斷；連續(xù)觸發(fā)，是指從第一個(gè)觸發(fā)編碼發(fā)送開始，到最后一個(gè)觸發(fā)編碼延時(shí)完，觸發(fā)過程又從第一個(gè)觸發(fā)編碼開始觸發(fā)的觸發(fā)過程，該過程如果需要停止時(shí)，點(diǎn)擊觸發(fā)停止才能停止;(6)觸發(fā)狀態(tài)檢測，整個(gè)操作過程的觸發(fā)源服務(wù)器狀態(tài)都會(huì)返回到觸發(fā)狀態(tài)顯示欄，比如，觸發(fā)停止，即將觸發(fā)的觸發(fā)編碼號，連鎖保護(hù)提示等。同時(shí)，系統(tǒng)在通信過程中，在命打印提示行，會(huì)實(shí)時(shí)顯示軟件與服務(wù)通信的命令字，如果發(fā)現(xiàn)異常，也會(huì)有所提示；所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)建立的過程為I)設(shè)計(jì)觸發(fā)源服務(wù)器硬件電路，根據(jù)圖2原理設(shè)計(jì)觸發(fā)原服務(wù)器硬件電路，該電路要求按照高速數(shù)字電路的規(guī)格設(shè)計(jì)PCB，保證電路能夠穩(wěn)定可靠的工作；2)設(shè)計(jì)扇出器硬件電路，根據(jù)圖5所示原理設(shè)計(jì)扇出器；3)用VHDL語言設(shè)計(jì)觸發(fā)模塊，該部分是重點(diǎn)，根據(jù)圖4指示的原理和觸發(fā)模塊的說明用VHDL實(shí)現(xiàn)該部分模塊；4)觸發(fā)源服務(wù)器FPGA內(nèi)部固件的設(shè)計(jì),根據(jù)圖2，圖3原理示意圖用Altera的SOPC開發(fā)工具實(shí)現(xiàn)FPGA內(nèi)部固件，并將上步實(shí)現(xiàn)的觸發(fā)模塊加入NIOSII系統(tǒng)；5)用VHDL實(shí)現(xiàn)編碼匹配模塊，該部分根據(jù)圖5所示原理用VHDL實(shí)現(xiàn)數(shù)字脈沖電源內(nèi)部編碼匹配觸發(fā)模塊，該部分被嵌入到基于FPGA的數(shù)字電源控制器內(nèi)部。6)控制計(jì)算機(jī)上位機(jī)軟件設(shè)計(jì)，根據(jù)圖8，圖9，圖10，用VC編寫上位機(jī)計(jì)算機(jī)控制軟件；7)根據(jù)圖1搭建觸發(fā)系統(tǒng)以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，其特征在于包括與控制計(jì)算機(jī)互聯(lián)的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器，觸發(fā)源服務(wù)器與一級扇出器相連，一級扇出器分別與多路無時(shí)間差的二級扇出器對應(yīng)相連，二級扇出器與數(shù)字脈沖電源模塊相連。
2.根據(jù)權(quán)利要求1所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，其特征在于所述的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器內(nèi)部結(jié)合的可編程片上系統(tǒng)SOPC分別與FPGA配置芯片、隨機(jī)存儲(chǔ)器、非易失性存儲(chǔ)器、網(wǎng)絡(luò)控制器、UART接口、JTAG芯片、時(shí)鐘模塊、光發(fā)送器、光接收器和供電模塊的管腳對應(yīng)連接，網(wǎng)絡(luò)控制器與網(wǎng)絡(luò)插孔RJ45模塊相連。
3.根據(jù)權(quán)利要求1或2所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，其特征在于所述的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器內(nèi)部包括NIOSII內(nèi)核，觸發(fā)模塊和網(wǎng)絡(luò)芯片控制器與NIOSII內(nèi)核互聯(lián)，時(shí)鐘模塊與NIOSII內(nèi)核相連，RAM控制器和外部FLASH控制器互聯(lián)并與NIOSII內(nèi)核相連。
4.根據(jù)權(quán)利要求1所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，其特征在于觸發(fā)模塊包括邏輯控制單元，邏輯控制單元通過Avalon總線與雙口延時(shí)RAM和雙口事件RAM相連，時(shí)鐘模塊通過定時(shí)器與邏輯控制單元相連，邏輯控制單元與串行移位器相連。
5.根據(jù)權(quán)利要求1所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，其特征在于所述的一級扇出器和二級扇出器為串行光信號扇出器，其包括復(fù)雜可編程邏輯器件CPLD硬件模塊和與復(fù)雜可編程邏輯器件CPLD相連的光接收器和供電模塊，復(fù)雜可編程邏輯器件CPLD和供電模塊與I6路光驅(qū)動(dòng)器相連，16路光驅(qū)動(dòng)器與16路光發(fā)送器相連。
6.根據(jù)權(quán)利要求1所述的數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)，其特征在于所述的數(shù)字脈沖電源模塊由32bit采樣模塊和匹配和延時(shí)模塊組成。
全文摘要
本發(fā)明涉及用于實(shí)現(xiàn)多臺(tái)數(shù)字脈沖電源遠(yuǎn)程同步定時(shí)觸發(fā)控制的一種數(shù)字脈沖電源同步定時(shí)觸發(fā)系統(tǒng)。其特點(diǎn)在于包括與控制計(jì)算機(jī)互聯(lián)的以現(xiàn)場可編程門陣列FPGA為硬件的觸發(fā)源服務(wù)器，觸發(fā)源服務(wù)器與一級扇出器相連，一級扇出器分別與多路無時(shí)間差的二級扇出器對應(yīng)相連，二級扇出器與數(shù)字脈沖電源模塊相連。該系統(tǒng)能實(shí)現(xiàn)離子加速器數(shù)字脈沖電源或相關(guān)工業(yè)領(lǐng)域多臺(tái)數(shù)字脈沖電源按照設(shè)定的時(shí)間序列同步啟動(dòng)或者分組定時(shí)同步啟動(dòng)控制，滿足了相關(guān)領(lǐng)域數(shù)字脈沖電源在遠(yuǎn)程控制方式下靈活定時(shí)同步啟動(dòng)的要求。
文檔編號G05B19/042GK103064328SQ20121057171
公開日2013年4月24日 申請日期2012年12月15日 優(yōu)先權(quán)日2012年12月15日
發(fā)明者趙江, 陳又新, 原有進(jìn), 高大慶, 王榮坤, 閆懷海, 周忠祖, 吳鳳軍, 黃玉珍, 燕宏斌, 馮秀明, 張華劍, 高亞林 申請人:中國科學(xué)院近代物理研究所