專利名稱：多相電能參數(shù)同步采集電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種智能數(shù)字儀表和智能測(cè)控裝置的數(shù)據(jù)采集應(yīng)用電路，具體地說是一種多相電能參數(shù)同步采集電路。
背景技術(shù)：
在三相電能參數(shù)檢測(cè)儀中，通常需要利用AD轉(zhuǎn)換器實(shí)現(xiàn)電流、電壓、功率、功率因素、頻率、零線電流、電能等項(xiàng)參數(shù)采集。一般情況下，檢測(cè)系統(tǒng)中可以采用單片AD轉(zhuǎn)換器輪流對(duì)被測(cè)參數(shù)進(jìn)行采集，這樣信號(hào)采集也就存在有時(shí)間差異。實(shí)際上，被測(cè)信號(hào)數(shù)值是隨著時(shí)間變化著的，盡管AD轉(zhuǎn)換器速度很快，不同參數(shù)的采集時(shí)間差異很小，但是畢竟還存在有差異，這種采樣時(shí)間差也就直接關(guān)系到被測(cè)參數(shù)的準(zhǔn)確性。現(xiàn)有技術(shù)中，由于AD轉(zhuǎn)換器多為并行接口的形式，單片并行接口 AD轉(zhuǎn)換器不能做到實(shí)時(shí)準(zhǔn)確采集被測(cè)參數(shù)，多片并行接口 AD轉(zhuǎn)換器又存在有結(jié)構(gòu)復(fù)雜、可靠性低、費(fèi)用加大和成本升高的缺點(diǎn)。
發(fā)明內(nèi)容為克服現(xiàn)有技術(shù)的不足，本實(shí)用新型的發(fā)明目的在于提供一種多相電能參數(shù)同步采集電路，它能有效地做到實(shí)時(shí)準(zhǔn)確采集被測(cè)參數(shù)，極大地提高參數(shù)檢測(cè)的可靠性。為實(shí)現(xiàn)上述目的，本實(shí)用新型由AD轉(zhuǎn)換器、可編程器件和微控制器MCU組成，AD 轉(zhuǎn)換器連接可編程器件，可編程器件連接微控制器MCU ；AD轉(zhuǎn)換器由串行AD轉(zhuǎn)換器一、串行 AD轉(zhuǎn)換器二、串行AD轉(zhuǎn)換器三、串行AD轉(zhuǎn)換器四、串行AD轉(zhuǎn)換器五、串行AD轉(zhuǎn)換器六和串行AD轉(zhuǎn)換器七器件組成；可編程器件采用FPGA/CPLD。串行AD轉(zhuǎn)換器一、串行AD轉(zhuǎn)換器二、串行AD轉(zhuǎn)換器三、串行AD轉(zhuǎn)換器四、串行AD 轉(zhuǎn)換器五、串行AD轉(zhuǎn)換器六和串行AD轉(zhuǎn)換器七上分別設(shè)置有采集信號(hào)輸入端、采集信號(hào)輸出端、時(shí)鐘信號(hào)輸入端和片選信號(hào)輸入端?？删幊唐骷﨔PGA/CPLD上設(shè)置有輸入端一、輸入端二、輸入端三、輸入端四、輸入端五、輸入端六、輸入端七、時(shí)鐘信號(hào)控制端和片選信號(hào)控制端。串行AD轉(zhuǎn)換器一、串行AD轉(zhuǎn)換器二、串行AD轉(zhuǎn)換器三、串行AD轉(zhuǎn)換器四、串行 AD轉(zhuǎn)換器五、串行AD轉(zhuǎn)換器六和串行AD轉(zhuǎn)換器七的采集信號(hào)輸出端分別連接可編程器件 FPGA/CPLD的輸入端一、輸入端二、輸入端三、輸入端四、輸入端五、輸入端六和輸入端七。可編程器件FPGA/CPLD(11)的時(shí)鐘信號(hào)控制端分別連接串行AD轉(zhuǎn)換器一、串行AD 轉(zhuǎn)換器二、串行AD轉(zhuǎn)換器三、串行AD轉(zhuǎn)換器四、串行AD轉(zhuǎn)換器五、串行AD轉(zhuǎn)換器六和串行 AD轉(zhuǎn)換器七的時(shí)鐘信號(hào)輸入端；可編程器件FPGA/CPLD的片選信號(hào)控制端分別連接串行AD 轉(zhuǎn)換器一、串行AD轉(zhuǎn)換器二、串行AD轉(zhuǎn)換器三、串行AD轉(zhuǎn)換器四、串行AD轉(zhuǎn)換器五、串行 AD轉(zhuǎn)換器六和串行AD轉(zhuǎn)換器七的片選信號(hào)輸入端。本實(shí)用新型與現(xiàn)有技術(shù)相比，由于采用多片串行AD轉(zhuǎn)換器連接可編程器件FPGA/ CPLD的結(jié)構(gòu)形式，因而實(shí)現(xiàn)了多相電能參數(shù)的同時(shí)采集，大大提高了采集數(shù)據(jù)的準(zhǔn)確性； 同時(shí)由于可編程器件FPGA/CPLD的時(shí)鐘信號(hào)控制端和片選信號(hào)控制端分別連接多片串行AD轉(zhuǎn)換器的時(shí)鐘信號(hào)輸入端和片選信號(hào)輸入端，因而實(shí)現(xiàn)了對(duì)多片串行AD轉(zhuǎn)換器的時(shí)鐘信號(hào)和片選信號(hào)的控制；另外由于可編程器件FPGA/CPLD連接微控制器MCU，因而實(shí)現(xiàn)了智能測(cè)控，極大地完善了檢測(cè)數(shù)據(jù)的科學(xué)性。本實(shí)用新型還具有結(jié)構(gòu)簡(jiǎn)單、使用方便、運(yùn)行可靠、成本優(yōu)化的特點(diǎn)。

附圖是本實(shí)用新型的電路結(jié)構(gòu)框圖。
具體實(shí)施方式

以下結(jié)合附圖從三個(gè)方面對(duì)本實(shí)用新型作進(jìn)一步說明。第一、本實(shí)用新型的組成部分本實(shí)用新型的電路器件包括AD轉(zhuǎn)換器1，可編程器件2，微控制器MCU3。AD轉(zhuǎn)換器1的組成部件包括串行AD轉(zhuǎn)換器一 4，串行AD轉(zhuǎn)換器二 5，串行AD 轉(zhuǎn)換器三6，串行AD轉(zhuǎn)換器四7，串行AD轉(zhuǎn)換器五8，串行AD轉(zhuǎn)換器六9，串行AD轉(zhuǎn)換器七10，采集信號(hào)輸入端12，采集信號(hào)輸出端13，時(shí)鐘信號(hào)輸入端14，片選信號(hào)輸入端15?？删幊唐骷? 包括輸入端一 16，輸入端二 17，輸入端三18，輸入端四19，輸入端五20，輸入端六21，輸入端七22，時(shí)鐘信號(hào)控制端23，片選信號(hào)控制端M。微控制器MCU3 包括并行數(shù)據(jù)總線25，MCU片選信號(hào)沈，MCU讀信號(hào)27，MCU寫信號(hào)28。第二、FPGA/CPLD可編程器件2的三個(gè)主要功能一是系統(tǒng)與微控制器MCU3的接口，微控制器MCU3可通過接口讀、寫數(shù)據(jù)。二是為AD轉(zhuǎn)換器1提供控制信號(hào)，控制AD轉(zhuǎn)換器1完成數(shù)據(jù)采集。三是通過內(nèi)部的邏輯結(jié)構(gòu)將采集到的各個(gè)串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)。第三、信號(hào)采集過程和電路原理電路中被測(cè)量的三相電壓、電流、零線電流信號(hào)分別連接到信號(hào)輸入端12，并進(jìn)入 AD轉(zhuǎn)換器；當(dāng)微控制器MCU3通過并行數(shù)據(jù)總線25、MCU片選信號(hào)^、MCU寫信號(hào)28向可編程器件2發(fā)出命令后，可編程器件2在其片選信號(hào)控制端M上產(chǎn)生一個(gè)有效信號(hào)傳送到AD 轉(zhuǎn)換器的片選信號(hào)輸入端15，以啟動(dòng)AD轉(zhuǎn)換器做好轉(zhuǎn)換準(zhǔn)備，然后可編程器件2在其時(shí)鐘信號(hào)控制端23上連續(xù)產(chǎn)生12個(gè)脈沖信號(hào)，并傳送到AD轉(zhuǎn)換器的時(shí)鐘信號(hào)輸入端14，在時(shí)鐘信號(hào)的控制下各AD轉(zhuǎn)換器分別對(duì)其輸入端的模擬信號(hào)進(jìn)行轉(zhuǎn)換，并依此將各AD轉(zhuǎn)換結(jié)果通過其采集信號(hào)輸出端13分別傳送到可編程器件2的輸入端一 16、輸入端二 17、輸入端三18、輸入端四19、輸入端五20、輸入端六21、輸入端七22，進(jìn)入可編程器件2的內(nèi)部；可編程器件2將這些依此進(jìn)入的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，在內(nèi)部暫時(shí)保存；微控制器MCU3 發(fā)出MCU片選信號(hào)沈和MCU讀信號(hào)27，可編程器件2將內(nèi)部保存的數(shù)據(jù)通過并行數(shù)據(jù)總線 25傳送給微控制器MCU3。至此，對(duì)七路電能參數(shù)同時(shí)完成一次完整的數(shù)據(jù)采集。
權(quán)利要求1.一種多相電能參數(shù)同步采集電路，它由AD轉(zhuǎn)換器(1)、可編程器件(2)和微控制器 MCU(3)組成，其特征在于AD轉(zhuǎn)換器(1)連接可編程器件O)，可編程器件( 連接微控制器MCU (3) ；AD轉(zhuǎn)換器⑴由串行AD轉(zhuǎn)換器一 G)、串行AD轉(zhuǎn)換器二(5)、串行AD轉(zhuǎn)換器三 (6)、串行AD轉(zhuǎn)換器四(7)、串行AD轉(zhuǎn)換器五⑶、串行AD轉(zhuǎn)換器六(9)和串行AD轉(zhuǎn)換器七(10)器件組成；可編程器件( 采用FPGA/CPLD。
2.根據(jù)權(quán)利要求1所述的多相電能參數(shù)同步采集電路，其特征是串行AD轉(zhuǎn)換器一 (4)、串行AD轉(zhuǎn)換器二(5)、串行AD轉(zhuǎn)換器三(6)、串行AD轉(zhuǎn)換器四(7)、串行AD轉(zhuǎn)換器五 (8)、串行AD轉(zhuǎn)換器六(9)和串行AD轉(zhuǎn)換器七(10)上分別設(shè)置有采集信號(hào)輸入端(12)、采集信號(hào)輸出端(13)、時(shí)鐘信號(hào)輸入端(14)和片選信號(hào)輸入端(15)。
3.根據(jù)權(quán)利要求1所述的多相電能參數(shù)同步采集電路，其特征是可編程器件⑵上設(shè)置有輸入端一(16)、輸入端二(17)、輸入端三(18)、輸入端四(19)、輸入端五(20)、輸入端六(21)、輸入端七(22)、時(shí)鐘信號(hào)控制端和片選信號(hào)控制端04)。
4.根據(jù)權(quán)利要求1所述的多相電能參數(shù)同步采集電路，其特征是串行AD轉(zhuǎn)換器一 (4)、串行AD轉(zhuǎn)換器二(5)、串行AD轉(zhuǎn)換器三(6)、串行AD轉(zhuǎn)換器四(7)、串行AD轉(zhuǎn)換器五 (8)、串行AD轉(zhuǎn)換器六(9)和串行AD轉(zhuǎn)換器七(10)的采集信號(hào)輸出端(13)分別連接可編程器件FPGA/CPLD(11)的輸入端一(16)、輸入端二(17)、輸入端三(18)、輸入端四(19)、輸入端五(20)、輸入端六和輸入端七02)。
5.根據(jù)權(quán)利要求1所述的多相電能參數(shù)同步采集電路，其特征是可編程器件(2)的時(shí)鐘信號(hào)控制端分別連接串行AD轉(zhuǎn)換器一 G)、串行AD轉(zhuǎn)換器二(5)、串行AD轉(zhuǎn)換器三(6)、串行AD轉(zhuǎn)換器四(7)、串行AD轉(zhuǎn)換器五⑶、串行AD轉(zhuǎn)換器六(9)和串行AD轉(zhuǎn)換器七(10)的時(shí)鐘信號(hào)輸入端(14)；可編程器件(2)的片選信號(hào)控制端04)分別連接串行 AD轉(zhuǎn)換器一⑷、串行AD轉(zhuǎn)換器二(5)、串行AD轉(zhuǎn)換器三(6)、串行AD轉(zhuǎn)換器四(7)、串行 AD轉(zhuǎn)換器五(8)、串行AD轉(zhuǎn)換器六(9)和串行AD轉(zhuǎn)換器七(10)的片選信號(hào)輸入端(15)。
專利摘要一種多相電能參數(shù)同步采集電路，用于智能數(shù)字儀表和智能測(cè)控裝置的多相電能參數(shù)同步采集。由AD轉(zhuǎn)換器、可編程器件和微控制器MCU組成，AD轉(zhuǎn)換器連接可編程器件，可編程器件連接微控制器MCU；AD轉(zhuǎn)換器由串行AD轉(zhuǎn)換器一、串行AD轉(zhuǎn)換器二、串行AD轉(zhuǎn)換器三、串行AD轉(zhuǎn)換器四、串行AD4轉(zhuǎn)換器五、串行AD轉(zhuǎn)換器六和串行AD轉(zhuǎn)換器七器件組成；可編程器件采用FPGA/CPLD。它利用多片串行接口AD轉(zhuǎn)換器和可編程器件FPGA/CPLD實(shí)現(xiàn)多路參數(shù)同時(shí)采集，每片AD轉(zhuǎn)換器完成一路信號(hào)的采集，并完成采集數(shù)據(jù)的轉(zhuǎn)換，實(shí)現(xiàn)與微控制器MCU的接口。本實(shí)用新型具有檢測(cè)準(zhǔn)確、結(jié)構(gòu)簡(jiǎn)單、使用方便、運(yùn)行可靠、成本優(yōu)化的特點(diǎn)。
文檔編號(hào)G05B19/05GK202033640SQ20112010388
公開日2011年11月9日 申請(qǐng)日期2011年4月11日 優(yōu)先權(quán)日2011年4月11日
發(fā)明者呂治安, 曹傳家 申請(qǐng)人:襄樊金頓電氣有限公司