專利名稱：高精度多路溫度測(cè)量裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及溫度測(cè)量領(lǐng)域，更具體地說(shuō)是涉及一種高精度多路溫度測(cè)量裝置。
背景技術(shù)：
溫度是生產(chǎn)過(guò)程和科學(xué)試驗(yàn)中普遍且重要的物理參數(shù)，是優(yōu)質(zhì)、高產(chǎn)、低耗和安全 生產(chǎn)的主要條件，而多路溫度測(cè)量系統(tǒng)，因能同時(shí)測(cè)量多路溫度值，在電力、化工、石油、熱 處理、塑料、橡膠、印染和食品等領(lǐng)域中得到廣泛地應(yīng)用，比如，應(yīng)用于CSR主環(huán)的磁鐵系統(tǒng) 的多路溫度測(cè)量系統(tǒng)高達(dá)64路。然而，目前的多路溫度測(cè)量系統(tǒng)，一般采用的是單片機(jī)控 制技術(shù)，而單片機(jī)的I/O 口數(shù)量極其有限，當(dāng)測(cè)量的路數(shù)增多時(shí)，會(huì)導(dǎo)致系統(tǒng)設(shè)計(jì)復(fù)雜，而 且，可靠性降低。

實(shí)用新型內(nèi)容本實(shí)用新型的目的，即在于提供一種能解決上述不足的高精度多路溫度測(cè)量裝置。為了較好地解決上述問(wèn)題，本實(shí)用新型高精度多路溫度測(cè)量裝置采用了 FPGA技 術(shù)與IP核重用的技術(shù)，包括有基于Nios II的最小系統(tǒng)，基于Nios II的最小系統(tǒng)的外圍 器件，由多個(gè)高精度溫度傳感器所組成的溫度傳感器組，以及，由多個(gè)與對(duì)應(yīng)溫度傳感器相 連的傳感器控制器所組成的溫度傳感器控制器組；所述基于Nios II的最小系統(tǒng)，包括有Avalon總線，以及，與Avalon總線相連 的Nios II處理器和多個(gè)外圍器件接口控制器；所述外圍器件接口控制器包括有JTAG控 制器、SDRAM控制器、IXD控制器、UART控制器和EPCS控制器。具體可利用Altera公司的 Quartus軟件中的S0PC Build開(kāi)發(fā)工具中所提供的免費(fèi)IP核來(lái)設(shè)計(jì)實(shí)現(xiàn)。所述溫度傳感器控制器組，和所述基于Nios II的最小系統(tǒng)在同一個(gè)FPGA實(shí)現(xiàn)； 其各溫度傳感器控制器都與所述基于Nios II的最小系統(tǒng)中的Avalon總線相連。所述基于NiosII的最小系統(tǒng)的外圍器件，包括有SDRAM存儲(chǔ)器、EPCS串行存貯器、 IXD顯示單元、USB接口單元；各外圍器件通過(guò)所述FPGA的1/0 口，與相應(yīng)的外圍器件接口 控制器相連，并通過(guò)對(duì)應(yīng)的外圍器件接口控制器，經(jīng)Avalon總線與Nios處理器進(jìn)行數(shù)據(jù)交 換。所述EPCS串行存貯器，用于存貯FPGA的配置文件，可采用EPCS4。所述溫度傳感器控制器是用戶自定義邏輯器件，由寄存器、任務(wù)邏輯單元和 Avalon總線接口組成，通過(guò)例化自定義的溫度傳感器控制IP核來(lái)實(shí)現(xiàn)?？衫肁ltera公 司的Quartus II軟件(包含S0PC Bui Id) FPGA開(kāi)發(fā)工具來(lái)實(shí)現(xiàn)。所述的FPGA可選用Altera公司的Cyclone系列的EP1C6Q2040C8芯片。所述USB接口單元，可采用USB-UART橋集成芯片CP2101，通過(guò)所述FPGA的1/0 口 與所述UART控制器相連。作用把UART的數(shù)據(jù)流轉(zhuǎn)換成USB數(shù)據(jù)流，實(shí)現(xiàn)USB通信，把測(cè)量獲得的溫度數(shù)據(jù)傳送到上位機(jī)。所述各溫度傳感器，可采用高精度全數(shù)字化溫度傳感器DS18B20 ；各DS18B20的數(shù) 據(jù)線引腳與FPGA的一個(gè)I/O 口相連。相對(duì)現(xiàn)有的多路溫度測(cè)量系統(tǒng)，本實(shí)用新型具有如下明顯的優(yōu)點(diǎn)(1)溫度測(cè)量精度高?，F(xiàn)有多路溫度測(cè)量系統(tǒng)，一般采用8位CPU作為中央控制 器，內(nèi)部采用8位運(yùn)算器，其運(yùn)算時(shí)的舍入誤差較大，而本實(shí)用新型溫度測(cè)量采用32位Nios II軟核CPU作中央控制器，其運(yùn)算時(shí)的舍入誤差明顯小于8位的運(yùn)算器，從而保證了溫度測(cè) 量的高精度。(2)集成度高。本實(shí)用新型采用功能強(qiáng)大、設(shè)計(jì)靈活的高密度的FPGA芯片，可以把 超過(guò)100個(gè)的DS18B20控制器集成在FPGA中，設(shè)計(jì)成超過(guò)100路的溫度測(cè)量裝置，輕松地 實(shí)現(xiàn)超過(guò)100路的溫度測(cè)量。(3)抗干擾能力強(qiáng)。本實(shí)用新型采用了全數(shù)字設(shè)計(jì)技術(shù)，除了 FPGA采用全數(shù)字芯 片之外，溫度傳感器也采用全數(shù)字化的DS18B20，從而使得本實(shí)用新型具有較好的抗干擾能 力。(4)可靠性高。目前的多路溫度測(cè)量系統(tǒng)，一般采用單片機(jī)控制技術(shù)。為了解決單 片機(jī)I/O 口數(shù)量不夠用的問(wèn)題，通常采用分時(shí)復(fù)用I/O 口的方法來(lái)實(shí)現(xiàn)多路溫度采集。這 就造成當(dāng)測(cè)量的路數(shù)增多時(shí)，控制時(shí)序復(fù)雜，編寫(xiě)控制程序變得困難，會(huì)降低系統(tǒng)可靠性。 而本實(shí)用新型采用IP核重用技術(shù)，通過(guò)重用自行設(shè)計(jì)溫度傳感器控制IP核來(lái)設(shè)計(jì)多路溫 度測(cè)量系統(tǒng)，并且，每一個(gè)溫度傳感器只對(duì)應(yīng)著FPGA器件的一個(gè)I/O 口，編寫(xiě)控制程序相當(dāng) 簡(jiǎn)單，有利于提高系統(tǒng)的可靠性。(5)研發(fā)周期短和設(shè)計(jì)成本低廉。本實(shí)用新型采用IP核重用技術(shù)進(jìn)行設(shè)計(jì)，即是 通過(guò)重用自行設(shè)計(jì)溫度傳感器控制IP核來(lái)設(shè)計(jì)多路溫度測(cè)量系統(tǒng)，因此會(huì)大幅度地提高 設(shè)計(jì)效率，有利于縮短研發(fā)周期和降低設(shè)計(jì)成本。

圖1是本實(shí)用新型高精度多路溫度測(cè)量裝置的一個(gè)實(shí)施例的硬件系統(tǒng)組成原理 示意圖。圖2是本實(shí)用新型高精度多路溫度測(cè)量裝置的一個(gè)實(shí)施例的溫度傳感器控制IP 核設(shè)計(jì)流程圖。圖3是本實(shí)用新型高精度多路溫度測(cè)量裝置的一個(gè)實(shí)施例的溫度傳感器控制IP 核模塊的頂層封裝圖。圖4是本實(shí)用新型高精度多路溫度測(cè)量裝置的一個(gè)實(shí)施例的溫度傳感器控制器 的S0PC硬件系統(tǒng)圖。圖5是本實(shí)用新型高精度多路溫度測(cè)量裝置的一個(gè)實(shí)施例的下位機(jī)主程序的算 法流程圖。
具體實(shí)施方式
以下結(jié)合附圖及實(shí)施例對(duì)本實(shí)用新型高精度多路溫度測(cè)量裝置作進(jìn)一步地說(shuō)明。1、硬件系統(tǒng)組成[0026]圖1為本實(shí)用新型高精度多路溫度測(cè)量裝置的一個(gè)實(shí)施例的硬件系統(tǒng)組成原理 示意圖，由基于Nios II的最小系統(tǒng)3，基于Nios II的最小系統(tǒng)的外圍器件4，由多個(gè)高精 度溫度傳感器組成的溫度傳感器組1，以及，由多個(gè)與對(duì)應(yīng)溫度傳感器相連的傳感器控制器 所組成的溫度傳感器控制器組2組成。如圖，所述基于Nios II的最小系統(tǒng)3，包括有Avalon總線，以及，與Avalon總線 連接的Nios II處理器和多個(gè)外圍器件接口控制器；所述外圍器件接口控制器包括有JTAG 控制器、SDRAM控制器、IXD控制器、UART控制器和EPCS控制器。具體可利用Altera公司 的QuartusII軟件中的S0PC Build開(kāi)發(fā)工具中所提供的免費(fèi)IP核來(lái)設(shè)計(jì)實(shí)現(xiàn)。所述溫度傳感器控制器組2，和所述基于Nios II的最小系統(tǒng)3在同一個(gè)FPGA實(shí) 現(xiàn)，并與所述的基于Nios II的最小系統(tǒng)3中的Avalon總線相連。所述基于Nios II的最小系統(tǒng)的外圍器件4，包括有SDRAM存儲(chǔ)器、EPCS串行存貯 器、IXD顯示單元、USB接口單元；各外圍器件通過(guò)FPGA的1/0 口，與相應(yīng)的外圍器件接口 控制器相連，并通過(guò)對(duì)應(yīng)的外圍器件接口控制器，經(jīng)Avalon總線與Nios處理器進(jìn)行數(shù)據(jù)交 換。具體地，Nios II處理器是32位嵌入式處理器；Avalon數(shù)據(jù)總線是內(nèi)部數(shù)據(jù)總線， 把FPGA內(nèi)部的所有的外圍器件的控制器連在一起；UART控制器是串行通信控制器；EPCS 控制器及其配置EPCS4芯片，是串行的電可擦除的存儲(chǔ)系統(tǒng)，主要用于存儲(chǔ)FPGA配置文件 與NiosII軟核CPU執(zhí)行程序代碼；SDRAM控制器起控制SDRAM芯片的作用，保證Nios II處 理器能順利地對(duì)SDRAM芯片進(jìn)行讀寫(xiě)操作；IXD控制器與外圍液晶顯示屏，構(gòu)成字符顯示設(shè) 備，用于顯示溫度值JTAG控制器與上位PC機(jī)相連，用于整機(jī)調(diào)試。USB接口單元把采集到 的溫度值，以數(shù)據(jù)包的形式，發(fā)送到上位機(jī)，以便進(jìn)行數(shù)據(jù)分析處理和存儲(chǔ)。所述的FPGA可選用Altera公司的Cyclone系列的EP1C6Q2040C8芯片。所述SDRAM，可采用三星公司的K4S641632H存貯芯片。所述USB接口單元，可采用USB-UART橋集成芯片CP2101，通過(guò)所述FPGA的1/0 口 與所述UART控制器相連。作用把UART的數(shù)據(jù)流轉(zhuǎn)換成USB數(shù)據(jù)流，實(shí)現(xiàn)USB通信，把測(cè) 量獲得的溫度數(shù)據(jù)傳送到上位機(jī)，。所述各溫度傳感器，可采用由DALLAS公司生產(chǎn)的高精度全數(shù)字化溫度傳感器 DS18B20，其溫度測(cè)量范圍，為-50至125°C，最高分辨率能達(dá)0. 0625°C ；各DS18B20的數(shù)據(jù) 線引腳與FPGA的一個(gè)1/0 口相連。所述溫度傳感器控制器是用戶自定義邏輯器件，由寄存器、任務(wù)邏輯單元和 Avalon總線接口組成，通過(guò)例化自定義的DS18B20控制IP核來(lái)實(shí)現(xiàn)。例如，可利用Altera 公司的QuartusII軟件(包含S0PC Bui Id) FPGA開(kāi)發(fā)工具來(lái)實(shí)現(xiàn)。2、DS18B20 通用控制 IP 核為了降低系統(tǒng)的設(shè)計(jì)復(fù)雜程度和提高系統(tǒng)的設(shè)計(jì)效率，本實(shí)用新型采用了 IP重 用技術(shù)，圖2是用硬件描述語(yǔ)言實(shí)現(xiàn)DS18B20控制IP核的設(shè)計(jì)流程圖，本IP核采用同步設(shè) 計(jì)思路，對(duì)系統(tǒng)時(shí)鐘CLK的上升沿有效，首先判定系統(tǒng)時(shí)鐘CLK是否為上升沿，如果不是上 升沿，則返回等待，如果是上升沿，則判定片選和寫(xiě)信號(hào)是否均為高電平，如果均為高電平， 則Nios II寫(xiě)入數(shù)據(jù)，然后返回，如果不均為高電平，則再判定片選和讀信號(hào)是否均為高電 平，如果均是，則Mos II讀出數(shù)據(jù)，然后返回，如果不是，返回。[0038]圖3為DS18B20控制IP核模塊的頂層封裝圖，各個(gè)引腳的功能如表1所示表1 DS18B20控制IP核模塊引腳 利用SOPC Builder開(kāi)發(fā)工具，將此IP核例化成多路DS18B20控制器的VerilogHDL代碼如下[0042]module18b20__IP_Core(// inputs:[0043]address,[0044]chipselect,[0045]elk,[0046]reset,[0047]read,[0048]write,[0049]writedata,[0050]// outputs:[0051]out_port,[0052]readdata)；[0053]inoutout_port ； //數(shù)據(jù)雙向口[0054]outputregreaddata ； //數(shù)據(jù)輸出口[0055]inputaddress ； // 地址[0056]inputchipselect ；//片選控制信號(hào)[0057]inputelk ； II時(shí)鐘[0058]inputreset ； //復(fù)位，高電平有效[0059]inputwrite ； //寫(xiě)操作控制信號(hào)[0060]inputread ； //讀操作控制信號(hào)[0061]inputwritedata ； //數(shù)據(jù)輸入口[0062]regmreg； //定義中間寄存器[0063]always i(posedge elk or negedge reset)beginif (reset)mreg = 0 ；else if(chipselect && write)mreg = writedata ；else if (chipselect && read)beginmreg = 1，bz ;readdata = out_port ；endendassign out_port = mreg ；endmodule3、基于Nios II的最小系統(tǒng)的設(shè)計(jì)和DS18B20控制IP核添加基于Nios II的最小系統(tǒng)可采用QuartusII7. 0軟件來(lái)設(shè)計(jì)，打開(kāi)QuartusII中 的SOPCBuilder開(kāi)發(fā)工具開(kāi)發(fā)，利用S0PC Builder中的免費(fèi)的IP核來(lái)設(shè)計(jì)這個(gè)最小系統(tǒng)。 SOPCBuilder是一個(gè)功能強(qiáng)大的S0PC開(kāi)發(fā)工具，使開(kāi)發(fā)者在FPGA中定義基于Nios II的系 統(tǒng)所花的時(shí)間比用傳統(tǒng)的手工的設(shè)計(jì)方法所發(fā)的時(shí)間少得多。除此之外，S0PC Builder還 提供三種不同的Nios II處理核(經(jīng)濟(jì)型Nios II、標(biāo)準(zhǔn)型Nios II和快速型Nios II)來(lái) 滿足用戶要求。完成最小系統(tǒng)的設(shè)計(jì)之后，S0PC Buidler還允許設(shè)計(jì)者把自定義的IP核，添加到 SOPCBuidler的IP庫(kù)中，豐富其IP核的內(nèi)容。以下舉例說(shuō)明本IP核的添加步驟(1)打開(kāi) Quartus II 7.0 中的 S0PC Builder，擊 create new component 菜單， 啟動(dòng)元器件編輯器(component Editor)。在彈出元器件編輯器對(duì)話框中，點(diǎn)擊HDL File標(biāo) 簽，把上述IP模塊添加至元器件編輯器中來(lái)；(2)元器件編輯器對(duì)此模塊自動(dòng)分析，并把模塊1/0端口列入signals標(biāo)簽中；(3)點(diǎn)擊signals標(biāo)簽，指定模塊1/0端口的信號(hào)類(lèi)型指定elk和reset為 global_singals 接 口信號(hào)類(lèi)型；指定 address, chipselect, read, readdata, write, writedata為avalon-slave接口中相對(duì)應(yīng)的信號(hào)類(lèi)型；指定out_port為export信號(hào)類(lèi)型。 然后，點(diǎn)擊interfaces標(biāo)簽，對(duì)接口進(jìn)行時(shí)序設(shè)置。(4)在本設(shè)計(jì)的時(shí)序(avalon-slave timing)設(shè)置中，把Sutup和Hold均設(shè)為 “0”，1 盼(11&丨和11^切1&切均設(shè)為“3”，最后，保存并退出元器件編輯器，完成了自定義1卩 核添加工作。完成IP的添加工作之后，可以利用S0PC Builder開(kāi)發(fā)工具，把剛添置的DS18B20 控制IP核例化到本最小系統(tǒng)中。圖4為本實(shí)施例裝置的添加DS18B20控制器的S0PC硬件 系統(tǒng)圖。從圖可看出，最后三個(gè)模塊，就是通過(guò)例化上述IP核實(shí)現(xiàn)的，模塊的數(shù)目由溫度測(cè) 量系統(tǒng)的路數(shù)決定。4、基于Nios II軟件設(shè)計(jì)
II完成寫(xiě)操作
//釋放數(shù)據(jù)線 II完成讀操作[0086]軟件設(shè)計(jì)分為上位機(jī)基于PC機(jī)編程和下位機(jī)基于Nios II編程兩大部分。上位 機(jī)PC編程采用面向?qū)ο蟮目梢暬幊涕_(kāi)發(fā)工具Delphi 7. 0來(lái)完成，其主要任務(wù)是，編寫(xiě)一 個(gè)用于實(shí)現(xiàn)顯示溫度的人機(jī)交互界面和編寫(xiě)一個(gè)通過(guò)虛擬COM 口讀取下位機(jī)送來(lái)的溫度 數(shù)據(jù)包。下位機(jī)的編程是在Altera公司提供的基于Nios II的軟件集成開(kāi)發(fā)環(huán)境(Nios II 7.0 IDE)中完成，除了完成讀取溫度傳感器的溫度任務(wù)之外，還要把讀到的數(shù)據(jù)按一定 的通信數(shù)據(jù)幀，對(duì)數(shù)據(jù)進(jìn)行打包處理，并通過(guò)UART 口發(fā)送到上位機(jī)。圖5為本實(shí)用新型高精度多路溫度測(cè)量裝置的一個(gè)實(shí)施例的下位機(jī)主程序的算 法流程圖。首先選擇溫度傳感器，并對(duì)被選中的溫度傳感器進(jìn)行初始化，如初始化成功，返 回一個(gè)低電平，并讀取數(shù)度數(shù)據(jù)，如初始化失敗，則返回一個(gè)高電平，表明溫度傳感器失效， 并打上錯(cuò)標(biāo)記。最后判斷所有的路數(shù)是否都讀完，如果沒(méi)有讀完，返回，并讀下一個(gè)溫度傳 感器的值，否則按通信數(shù)據(jù)幀結(jié)構(gòu)對(duì)所有的溫度值進(jìn)行打包，并通過(guò)AURT 口發(fā)送到上位 機(jī)。5、通過(guò)上述分析可知，本實(shí)用新型高精度多路溫度測(cè)量裝置的工作流程為1)各溫度傳感器檢測(cè)并取得相應(yīng)監(jiān)控點(diǎn)的溫度；2)在所述溫度傳感器控制器組的控制下，所述各溫度傳感器把測(cè)量到的溫度送到 所述基于Nios II的最小系統(tǒng)的Avalon總線上；3)Nios II處理器按預(yù)定順序讀取溫度值，并把讀到的溫度值顯示在液晶顯示屏 上；4)當(dāng)讀完所有的溫度值后，Nios II處理器按一定的數(shù)據(jù)幀格式，對(duì)測(cè)量到的溫度 值進(jìn)行打包處理，并通過(guò)USB接口把數(shù)據(jù)包發(fā)送到上位PC機(jī)。6、樣機(jī)測(cè)試為了評(píng)估本實(shí)用新型高精度多路溫度測(cè)量裝置的性能，本發(fā)明人對(duì)該系統(tǒng)進(jìn)行了 測(cè)試。在測(cè)試的過(guò)程中，選擇保溫瓶?jī)?nèi)的密閉空氣作為測(cè)試對(duì)象，把裝置中的任意兩路溫度 傳感器放入保溫瓶?jī)?nèi)，蓋好保溫瓶的軟塞子，等待一定時(shí)間之后，再以1次/5秒的速度對(duì)其 進(jìn)行測(cè)量。表2列出了測(cè)試結(jié)果值。封閉于保溫瓶?jī)?nèi)的空氣，由于與外界隔熱較好，其溫度 在一定的時(shí)間內(nèi)不會(huì)有較明顯的變化，測(cè)量出來(lái)的溫度應(yīng)當(dāng)是不變的。表2中16次的測(cè)量 結(jié)果充分驗(yàn)證了這一結(jié)論，充分說(shuō)明本系統(tǒng)具有較高的穩(wěn)定性和測(cè)量精度。表2某兩路溫度測(cè)量結(jié)果
權(quán)利要求高精度多路溫度測(cè)量裝置，包括有由多個(gè)高精度溫度傳感器組成的溫度傳感器組(1)，其特征在于還包括有基于Nios II的最小系統(tǒng)(3)，基于Nios II的最小系統(tǒng)的外圍器件(4)，以及，由多個(gè)與對(duì)應(yīng)溫度傳感器相連的傳感器控制器所組成的溫度傳感器控制器組(2)；所述基于Nios II的最小系統(tǒng)(3)包括有Avalon總線，以及，與Avalon總線相連的Nios II處理器和多個(gè)外圍器件接口控制器；所述外圍器件接口控制器包括有JTAG控制器、SDRAM控制器、LCD控制器、UART控制器和EPCS控制器；所述溫度傳感器控制器組，和所述基于Nios II的最小系統(tǒng)在同一個(gè)FPGA實(shí)現(xiàn)；其各溫度傳感器控制器都與所述基于Nios II的最小系統(tǒng)中的Avalon總線相連；所述基于Nios II的最小系統(tǒng)的外圍器件，包括有SDRAM存儲(chǔ)器、EPCS串行存貯器、LCD顯示單元、USB接口單元；各外圍器件通過(guò)所述FPGA的I/O口，與相應(yīng)的外圍器件接口控制器相連，并通過(guò)對(duì)應(yīng)的外圍器件接口控制器，經(jīng)Avalon總線與Nios處理器進(jìn)行數(shù)據(jù)交換。
2.根據(jù)權(quán)利要求1所述的高精度多路溫度測(cè)量裝置，其特征在于所述溫度傳感器控 制器是用戶自定義邏輯器件，由寄存器、任務(wù)邏輯單元和Avalon總線接口組成，通過(guò)例化 自定義的溫度傳感器控制IP核實(shí)現(xiàn)。
3.根據(jù)權(quán)利要求1或2所述的高精度多路溫度測(cè)量裝置，其特征在于所述FPGA為 Altera 公司的 Cyclone 系列的 EP1C6Q2040C8 芯片。
4.根據(jù)權(quán)利要求1或2所述的高精度多路溫度測(cè)量裝置，其特征在于所述USB接口單 元，采用USB-UART橋集成芯片CP2101，通過(guò)所述FPGA的I/O 口與所述UART控制器相連。
5.根據(jù)權(quán)利要求3所述的高精度多路溫度測(cè)量裝置，其特征在于所述USB接口單元， 采用USB-UART橋集成芯片CP2101，通過(guò)所述FPGA的I/O 口與所述UART控制器相連。
6.根據(jù)權(quán)利要求1或2所述的高精度多路溫度測(cè)量裝置，其特征在于所述溫度傳感 器，采用全數(shù)字化溫度傳感器DS18B20 ；各DS18B20的數(shù)據(jù)線引腳與所述FPGA的一個(gè)I/O 口 相連。
7.根據(jù)權(quán)利要求3所述的高精度多路溫度測(cè)量裝置，其特征在于所述溫度傳感器，采 用全數(shù)字化溫度傳感器DS18B20 ；各DS18B20的數(shù)據(jù)線引腳與所述FPGA的一個(gè)I/O 口相連。
8.根據(jù)權(quán)利要求4所述的高精度多路溫度測(cè)量裝置，其特征在于所述溫度傳感器，采 用全數(shù)字化溫度傳感器DS18B20 ；各DS18B20的數(shù)據(jù)線引腳與所述FPGA的一個(gè)I/O 口相連。
專利摘要本實(shí)用新型公開(kāi)了一種高精度多路溫度測(cè)量裝置，該裝置包括有基于NiosII的最小系統(tǒng)，基于NiosII的最小系統(tǒng)的外圍器件，溫度傳感器組及其溫度傳感器控制器組；溫度傳感器控制器組和基于NiosII的最小系統(tǒng)在同一FPGA實(shí)現(xiàn)，并與該基于NiosII的最小系統(tǒng)中的Avalon總線相連。溫度傳感器控制器組將測(cè)得的溫度值送到該Avalon總線上，NiosII處理器按順序讀取和用LCD顯示所測(cè)得的溫度，并按設(shè)定的數(shù)據(jù)幀格式，對(duì)溫度數(shù)據(jù)進(jìn)行打包，然后通過(guò)USB口發(fā)送到上位PC機(jī)。本高精度多路溫度測(cè)量裝置，可對(duì)多路溫度進(jìn)行測(cè)量，具有測(cè)量精度高、集成度高、抗干擾能力強(qiáng)、可靠性高和成本低等優(yōu)點(diǎn)，尤其適用于電力、化工、石油、熱處理、印染和食品等領(lǐng)域的多路溫度測(cè)量中。
文檔編號(hào)G05D23/20GK201628870SQ201020149390
公開(kāi)日2010年11月10日 申請(qǐng)日期2010年4月2日 優(yōu)先權(quán)日2010年4月2日
發(fā)明者楊秀增 申請(qǐng)人:廣西民族師范學(xué)院