專利名稱：一種基于優(yōu)化psm調制模式的自適應電壓調節(jié)器的制作方法
技術領域：
本發(fā)明屬于電力電子技術領域，用于面向處理器(CPU或DSP)負載的具有數(shù)字控 制功能的電源電壓的自適應在線調節(jié)。
背景技術：
近年來，隨著集成電路集成度的提高，集成電路的功率密度越來越大，現(xiàn)在的處理 器功耗可達一百多瓦，散熱器體積龐大且價格昂貴。同時，電池技術的發(fā)展速度遠遠落后于 集成電路對電能的需求，這已成為制約集成電路發(fā)展的重要因素。很多復雜的電子部件，如中央處理器(CPU)和數(shù)字信號處理器(DSP)，都能在不同 的時鐘頻率下工作。高頻工作的數(shù)字電路中，門電路的開關功耗是功耗的主要組成部分， 開關功耗與工作頻率成正比，與工作電壓的平方成正比。對于給定的工作任務，CPU或DSP 完成任務所需的時鐘周期個數(shù)是確定的，只降低CPU或DSP的工作頻率而不改變其工作電 壓，完成此任務消耗的總能量是不變的。而在工作頻率固定時，適當降低CPU或DSP的電 源電壓，其消耗的能量將明顯減小。根據(jù)不同的工藝偏差、溫度和負載工作頻率實時地自 適應調節(jié)負載供電電壓，使其能量消耗最小化，這種低功耗方法稱為自適應電壓調節(jié)(AVS， Adaptive Voltage Scaling)。現(xiàn)有的自適應電壓調節(jié)方法主要有以下幾種。l)Mukti Barai等人利用ADC、 DPID、DPWM構成控制環(huán)路做成自適應DC-DC變換器(見文獻“Dual-Mode Multiple-Band Digital Controller for High-Frepuency DC-DC Converter，，，Power Electronics, IEEE Transactions on Volume 24，Issue 3，March 2009 Page (s) :752_766)，但此法需 要數(shù)字環(huán)路補償(而數(shù)字環(huán)路補償通常需要經(jīng)過建模得到補償參數(shù)，而建模所得的參數(shù) 不可能非常精確，這樣必然會導致補償環(huán)路或多或少地產(chǎn)生振蕩現(xiàn)象；并最終導致輸出 電壓不穩(wěn)定)；2)Shidhartha Das等人根據(jù)電壓調節(jié)過程中負載電路(CPU或DSP)的運 行出錯率來調節(jié)電壓，同時用錯誤校正機制來糾正錯誤來實現(xiàn)自適應電壓調節(jié)(見文獻 ”Razor II :In Situ Error Detection and Correction for PVT and SER Tolerance，，， Solid-State Circuits，IEEE Journal of Volume 44,Issue 1,Jan. 2009Page (s) :32_48)， 但此法實現(xiàn)復雜，且系統(tǒng)糾錯耗費時間。3)Dae ffoon Kang等人基于有限狀態(tài)機設計了 全數(shù)字的不需要PID(比例、積分和微分)補償?shù)淖赃m應Buck功率變換器(見文獻“A High-Efficiency Fully Digital Synchronous Buck Converter Power Delivery System Based on a Finite-State Machine",Very Large Scale Integration(VLSI)Systems,IEEE Transactions on Volume 14，Issue 3，March 2006 Page (s) :229_240)，但其電路實現(xiàn)較 本發(fā)明所述方法更為復雜。PSM (Pulse Skip Modulation)是功率變換系統(tǒng)的一種新型調制模式，通過跳過一 定的時鐘周期調節(jié)輸出電壓，當輸出電壓高于設定值的時候，功率管控制信號跳過、不導通 功率管；當輸出電壓低于設定值時，功率管控制信號有脈沖信號導通功率管。PSM控制器具 有輕負載下效率高、魯棒性強、響應速度快、抗干擾能力強、電磁兼容特性好等優(yōu)點。

發(fā)明內容
本發(fā)明提供一種基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器，該自適應電壓調節(jié) 器能夠根據(jù)負載處理器當前工作時鐘頻率的不同自適應地調節(jié)負載處理器的工作電壓，保 證負載處理器在給定的工作時鐘頻率下工作電壓最低，從而有效地降低負載處理器的功 耗。同時，采用PSM調制模式的自適應電壓調節(jié)器具有輕載下效率高、魯棒性強、響應速度 快、抗干擾能力強、電磁兼容特性好等優(yōu)點。本發(fā)明的基本思路是對于處理器為代表的大規(guī)模數(shù)字電路，當其中的關鍵路徑 (負載處理器中最長的工作路徑)延遲小于一個時鐘周期時，可以正常工作。而關鍵路徑延 遲與其工作電壓成反比，過低的工作電壓將增大關鍵路徑的延遲從而使處理器不能正常工 作。采用延遲線復制負載處理器的關鍵路徑，采用負載處理器工作時鐘的N分頻信號作為 延遲測試信號，用觸發(fā)器檢測延遲測試信號在延遲線中傳輸速度是否達到要求。當負載處 理器在一定工作頻率下，若工作電壓VDD過高，延遲測試信號能夠通過延遲線，則設法關斷 外部功率變換器的功率開關管、或采用一個由狀態(tài)機實現(xiàn)的具有較小占空比的柵控信號導 通外部功率變換器的功率開關管以降低工作電壓；當延遲測試信號不能通過延遲線，則采 用一個由狀態(tài)機實現(xiàn)的具有較大占空比的柵控信號導通外部功率變換器的功率開關管以 提高工作電壓，最終實現(xiàn)保證負載處理器在給定的工作時鐘頻率下工作電壓最低，從而有 效地降低負載處理器的功耗。本發(fā)明詳細技術方案為一種基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器，如圖1所示，包括一個時鐘信號 產(chǎn)生器CLKG、一段延遲線、兩個觸發(fā)器DO和D1、一個狀態(tài)機和一個數(shù)字PWM信號產(chǎn)生電路。 外部時鐘信號源為時鐘信號產(chǎn)生器CLKG提供參考時鐘信號CLK_REF;時鐘信號產(chǎn)生器CLKG 根據(jù)外部負載處理器請求的工作頻率的控制信號CLKG_Ctrl產(chǎn)生三個時鐘信號負載處理 器時鐘信號CLK_CPU、延遲線復位信號RST和延遲測試信號TCLK ；所述延遲線復位信號RST 和延遲測試信號TCLK為負載處理器時鐘信號CLK_CPU的N分頻信號，N為大于等于2的整 數(shù)，且延遲線復位信號RST上升沿比延遲測試信號TCLK的上升沿滯后一個負載處理器時鐘 信號CLK_CPU的時鐘周期；其中，延遲線復位信號RST同時輸入到延遲線復位端、觸發(fā)器DO 的邊沿觸發(fā)端和觸發(fā)器D2的邊沿觸發(fā)端；延遲測試信號TCLK輸入到延遲線的延時測試端； 負載處理器時鐘信號CLK_CPU輸入到負載處理器的時鐘信號輸入端。外部功率變換器的輸 出電壓VDD同時為外部負載處理器和延遲線供電；延遲線的輸出信號0X分成兩路一路輸 入到觸發(fā)器D1的數(shù)據(jù)輸入端，另一路經(jīng)過一個延遲單元后輸入到觸發(fā)器DO的數(shù)據(jù)輸入端； 觸發(fā)器DO鎖存的延遲信號E0和觸發(fā)器D1鎖存的延遲信號E1分別輸入到狀態(tài)機，狀態(tài)機 產(chǎn)生一個M位的數(shù)字信號dM_lClM_2…屯屯并輸入到數(shù)字PWM信號產(chǎn)生電路，數(shù)字PWM信號產(chǎn) 生電路產(chǎn)生不同占空比的PWM信號用于控制外部功率變換器中主開關管的導通或截止。上述方案中，所述延遲線長度超過外部負載處理器關鍵路徑長度L，超過部分AL 為長度裕度(AL為外部負載處理器關鍵路徑長度L的5% 25% )。本發(fā)明所述的基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器，具有以下優(yōu)點1、在輕負載時效率較采用PWM調制模式的自適應電壓調節(jié)器高。功率變換器處于輕負載或者待機狀態(tài)時，由于負載上流過電流較小，功率開關管 導通損耗可以忽略，開關損耗成為系統(tǒng)的主要功耗來源。輕載時，優(yōu)化PSM調制模式通過跳過時鐘周期(即隊=0)，使功率管的開關次數(shù)減少，從而降低開關損耗，達到了提高功率變 換效率的目的。2、環(huán)路不需要補償，電路結構簡單，易于實現(xiàn)。傳統(tǒng)的自適應電壓調節(jié)器采用PWM調制模式，需要經(jīng)過復雜的環(huán)路建模確定補償 參數(shù)；使用優(yōu)化PSM調制模式的最大的優(yōu)點之一就是不需要環(huán)路補償。同時，由圖1可以看 出，本發(fā)明提出的自適應電壓調節(jié)器結構極其簡單，電路實現(xiàn)方便。且可以全數(shù)字實現(xiàn)，易 于小尺寸工藝集成。3、輸出電壓紋波較小。采用優(yōu)化PSM調制模式，在最大可用占空比D2和最小占空比Dq間插入過渡占空比 D”輸出電壓紋波更小。圖1所示的基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器可以完全用數(shù)字設計中的 標準單元實現(xiàn)，可以在更小工藝尺寸下集成，易于電路的移植和修改，順應了集成電路發(fā)展 的趨勢。本發(fā)明特別適合于便攜式產(chǎn)品的電源管理芯片。將CPU的時鐘信號作為此電路的 輸入信號，自適應電壓調節(jié)器自動將CPU電壓調節(jié)到保證電路正常工作的最低值，能有效 減低CPU的能量消耗。


圖1為本發(fā)明提供的基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器電路結構示意 圖。圖2為本發(fā)明提供的基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器中延遲線的電路 結構圖。圖3為本發(fā)明提供的基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器中狀態(tài)機工作狀 態(tài)轉換示意圖。圖4為本發(fā)明提供的基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器正常工作的時序 圖。
具體實施方案一種基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器，如圖1所示，包括一個時鐘信號 產(chǎn)生器CLKG、一段延遲線、兩個觸發(fā)器DO和D1、一個狀態(tài)機和一個數(shù)字PWM信號產(chǎn)生電路。 外部時鐘信號源為時鐘信號產(chǎn)生器CLKG提供參考時鐘信號CLK_REF;時鐘信號產(chǎn)生器CLKG 根據(jù)外部負載處理器請求的工作頻率的控制信號CLKG_Ctrl產(chǎn)生三個時鐘信號負載處理 器時鐘信號CLK_CPU、延遲線復位信號RST和延遲測試信號TCLK ；所述延遲線復位信號RST 和延遲測試信號TCLK為負載處理器時鐘信號CLK_CPU的N分頻信號，N為大于等于2的整 數(shù)，且延遲線復位信號RST上升沿比延遲測試信號TCLK的上升沿滯后一個負載處理器時鐘 信號CLK_CPU的時鐘周期；其中，延遲線復位信號RST同時輸入到延遲線復位端、觸發(fā)器DO 的邊沿觸發(fā)端和觸發(fā)器D2的邊沿觸發(fā)端；延遲測試信號TCLK輸入到延遲線的延時測試端； 負載處理器時鐘信號CLK_CPU輸入到負載處理器的時鐘信號輸入端。外部功率變換器的輸 出電壓VDD同時為外部負載處理器和延遲線供電；延遲線的輸出信號0X分成兩路一路輸入到觸發(fā)器D1的數(shù)據(jù)輸入端，另一路經(jīng)過一個延遲單元后輸入到觸發(fā)器DO的數(shù)據(jù)輸入端； 觸發(fā)器DO鎖存的延遲信號E0和觸發(fā)器D1鎖存的延遲信號E1分別輸入到狀態(tài)機，狀態(tài)機 產(chǎn)生一個M位的數(shù)字信號dM_lClM_2…屯屯并輸入到數(shù)字PWM信號產(chǎn)生電路，數(shù)字PWM信號產(chǎn) 生電路產(chǎn)生不同占空比的PWM信號用于控制外部功率變換器中主開關管的導通或截止。上述方案中，所述延遲線長度超過外部負載處理器關鍵路徑長度L，超過部分AL 為長度裕度(AL為外部負載處理器關鍵路徑長度L的5% 25% )。下面結合附圖對本發(fā)明進行進一步說明。本發(fā)明提供的基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器，其外部負載處理器可 以是CPU、DSP或其它數(shù)字處理部件，功率變換器可以是B00St、BUck或其它拓撲結構的功率 變換器。以下以負載處理器為CPU、功率變換器為Buck拓撲結構的功率變換器為例對本發(fā) 明工作過程加以說明。Buck功率變換器的輸出端VDD給CPU和延遲線同時供電；外部時鐘信號源為時鐘 信號產(chǎn)生器CLKG提供參考時鐘信號CLK_REF ；時鐘信號產(chǎn)生器CLKG根據(jù)外部負載處理器 請求的工作頻率的控制信號CLKG_Ctrl產(chǎn)生三個時鐘信號負載處理器時鐘信號CLK_CPU、 延遲線復位信號RST和延遲測試信號TCLK ；所述延遲線復位信號RST和延遲測試信號TCLK 為負載處理器時鐘信號CLK_CPU的N分頻信號，N為大于等于2的整數(shù)，且延遲線復位信號 RST上升沿比延遲測試信號TCLK的上升沿滯后一個負載處理器時鐘信號CLK_CPU的時鐘周 期。根據(jù)延遲測試信號TCLK在延遲線中的傳輸情況判斷功率變換器的輸出電壓是否能使 CPU的關鍵路徑正常工作，并根據(jù)檢測的結果調節(jié)功率變換器的輸出電壓，保證CPU在需要 處理任務時能正常工作，同時通過降低其供電電壓最大限度地降低負載CPU能量消耗。設負載處理器時鐘信號CLK_CPU頻率為f，周期為Ts = 1/f，當VDD較高時，測試信 號TCLK將在一個時鐘周期Ts內傳輸?shù)絻蓚€觸發(fā)器的數(shù)據(jù)輸入端，CPU可以正常工作；反之， 當VDD較低時，測試信號TCLK在一個時鐘周期Ts內不能傳輸?shù)絻蓚€觸發(fā)器的數(shù)據(jù)輸入端， 則CPU不能正常工作；當在一個時鐘周期Ts內TCLK剛好傳輸?shù)絻蓚€觸發(fā)器的數(shù)據(jù)輸入端 時，CPU中的關鍵路徑延遲為Ts的L/(L+AL)倍，則此時CPU的供電電壓VDD在保證留有一 定裕度的前提下最低。在自適應電壓調節(jié)器控制下，Buck功率變換器為CPU負載提供電源，延遲測試信 號TCLK是負載處理器時鐘信號CLK_CPU的N分頻時鐘(每經(jīng)過N個時鐘周期Ts進行一次 延遲測試，以下敘述過程中設N = 2)；延遲線復位信號RST與延遲測試信號TCLK頻率相同， 但延遲線復位信號RST上升沿比延遲測試信號TCLK的上升沿滯后一個負載處理器時鐘信 號CLK_CPU的時鐘周期。電壓和頻率調節(jié)完成后系統(tǒng)正常工作過程的具體時序如圖4所示。當VDD過低時(此時延遲線處于欠壓狀態(tài))，在一個時鐘周期1內，延遲測試信號 TCLK的高電平不能傳輸?shù)窖舆t線的輸出端，此時延遲線輸出信號0X為低電平，延遲線輸出 信號0X經(jīng)過延遲單元后的信號0Y也為低電平。因為延遲線復位信號RST比延遲測試信號 TCLK滯后一個時鐘周期Ts，當RST上升沿出現(xiàn)時，觸發(fā)器D1將延遲線輸出信號0Y鎖存， 觸發(fā)器DO將延遲單元輸出信號0Y鎖存。觸發(fā)器DO輸出的信號E0和觸發(fā)器D1輸出的信 號E1均為低電平信號，S卩{EpEj =00，如果狀態(tài)機當前狀態(tài)為5,(1 = 0或1)，則狀態(tài)機 下一狀態(tài)為Si+1(i = 0或1)且數(shù)字PWM信號產(chǎn)生電路產(chǎn)生占空比為Di+1(i = 0或1)的信 號；如果狀態(tài)機當前狀態(tài)為S2，則狀態(tài)機下一狀態(tài)仍為S2，功率管導通占空比不變。輸出電壓VDD開始上升，由于過渡占空比Di的存在，使輸出電壓紋波更小。當VDD過高時(此時延遲線處于過壓狀態(tài))，在一個時鐘周期Ts內，延遲測試信號 TCLK的高電平能夠傳輸?shù)窖舆t線的輸出端，此時延遲線輸出信號0X為高電平，延遲線輸出 信號0X經(jīng)過延遲單元后的信號0Y也為低電平。因為延遲線復位信號RST比延遲測試信號 TCLK滯后一個時鐘周期Ts，當RST上升沿出現(xiàn)時，觸發(fā)器D1將延遲線輸出信號0Y鎖存， 觸發(fā)器DO將延遲單元輸出信號0Y鎖存。觸發(fā)器DO輸出的信號E0和觸發(fā)器D1輸出的信 號E1均為高電平信號，S卩{EpEj = 11，如果狀態(tài)機當前狀態(tài)= 1或2)，則狀態(tài)機 下一狀態(tài)為SgG = 1或2)且數(shù)字PWM信號產(chǎn)生電路產(chǎn)生占空比為DgG = 1或2)的信 號；如果狀態(tài)機當前狀態(tài)為&，則狀態(tài)機下一狀態(tài)仍為&，功率管導通占空比不變。輸出電 壓VDD開始下降，由于過渡占空比Di的存在，使輸出電壓紋波更小。0X為高電平時，如果0Y 為低，即{EpEj = 10，則說明輸出電壓不高也不低，此時如果狀態(tài)機當前狀態(tài)=0， 1或2)，則狀態(tài)機下一狀態(tài)仍為Si (i = 0，1或2)不變。上述的基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器使得當CPU中關鍵路徑延遲 過大時，導通一個時鐘周期從而提高VDD電壓，減小關鍵路徑延遲；當CPU中關鍵路徑延遲 過小時，跳過一個時鐘周期從而使VDD電壓降低，降低CPU的能量消耗。延遲線的長度定為 L+A L，使得CPU關鍵路徑的延遲自適應地調節(jié)到Ts的L/(L+AL)倍，在保證延遲量留有一 定裕度的情況下將VDD調節(jié)到最低，最大限度地降低負載CPU的能量消耗。假設功率變換器 輸出電壓穩(wěn)定后其輸出電壓紋波為A V，電壓紋波A V的存在不會影響CPU的正常工作。負 載CPU的臨界延遲時間為TS的L/(L+AL)倍，典型值可取L/(L+AL)為80%，此時AL長 度為L的25% ( A L過小，受工藝偏差或輸出電壓的紋波的影響，功率變換器的輸出電壓可 能不能保證負載正常工作；AL過大，會造成在給定的工作頻率下，負載電壓過高，不能最 大限度地節(jié)省能量)。圖4是系統(tǒng)正常工作時的時序圖，CLK_CPU、TCLK、RST是由CLKG產(chǎn)生的三個時鐘信 號。其中TCLK和RST是CLK_CPU的N分頻(每經(jīng)過N個時鐘周期Ts進行一次延遲測試)， 在圖2中N = 2。RST比TCLK滯后一個Ts時鐘周期。延遲線由長度為L和A L的兩部分構成，如圖4所示，每部分都由帶有一個反相輸 入端的或非門級聯(lián)而成。長度為L的部分是CPU關鍵路徑的復制，長度為AL的部分是延 遲線長度的裕度。若用VIN表示Buck功率變換器的輸入電壓，VDD表示輸出電壓，D表示功率管的開 管(導通)占空比，L表示儲能電感值，TP表示CLK_PoWer的時鐘周期，DMX表示功率變換 器工作于DCM模式下可用的最大占空比。若進一步要求功率變換器工作在DCM模式，則有
權利要求
一種基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器，包括一個時鐘信號產(chǎn)生器CLKG、一段延遲線、兩個觸發(fā)器D0和D1、一個狀態(tài)機和一個數(shù)字PWM信號產(chǎn)生電路；外部時鐘信號源為時鐘信號產(chǎn)生器CLKG提供參考時鐘信號CLK_REF；時鐘信號產(chǎn)生器CLKG根據(jù)外部負載處理器請求的工作頻率的控制信號CLKG_Ctrl產(chǎn)生三個時鐘信號負載處理器時鐘信號CLK_CPU、延遲線復位信號RST和延遲測試信號TCLK；所述延遲線復位信號RST和延遲測試信號TCLK為負載處理器時鐘信號CLK_CPU的N分頻信號，N為大于等于2的整數(shù)，且延遲線復位信號RST上升沿比延遲測試信號TCLK的上升沿滯后一個負載處理器時鐘信號CLK_CPU的時鐘周期；其中，延遲線復位信號RST同時輸入到延遲線復位端、觸發(fā)器D0的邊沿觸發(fā)端和觸發(fā)器D2的邊沿觸發(fā)端；延遲測試信號TCLK輸入到延遲線的延時測試端；負載處理器時鐘信號CLK_CPU輸入到負載處理器的時鐘信號輸入端；外部功率變換器的輸出電壓VDD同時為外部負載處理器和延遲線供電；延遲線的輸出信號OX分成兩路一路輸入到觸發(fā)器D1的數(shù)據(jù)輸入端，另一路經(jīng)過一個延遲單元后輸入到觸發(fā)器D0的數(shù)據(jù)輸入端；觸發(fā)器D0鎖存的延遲信號E0和觸發(fā)器D1鎖存的延遲信號E1分別輸入到狀態(tài)機，狀態(tài)機產(chǎn)生一個M位的數(shù)字信號dM 1dM 2…d1d0并輸入到數(shù)字PWM信號產(chǎn)生電路，數(shù)字PWM信號產(chǎn)生電路產(chǎn)生不同占空比的PWM信號用于控制外部功率變換器中主開關管的導通或截止。
2.根據(jù)權利要求1所述的一種基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器，其特征在 于，所述延遲線的長度裕度AL為外部負載處理器關鍵路徑長度L的5% 30%。
3.根據(jù)權利要求1或2所述的一種基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器，其特 征在于，所述延遲線由帶一個反相輸入端的或非門級聯(lián)而成。
4.根據(jù)權利要求1或2所述的一種基于PSM調制模式的自適應電壓調節(jié)器，其特征在 于，所述數(shù)字PWM信號產(chǎn)生電路產(chǎn)生的優(yōu)化PSM調制信號的最大占空比D2為其中VDD_表示外部功率變換器輸出電壓的最小值，Vinmax表示外部功率變換器輸入電 壓的最大值；最小占空比DO為零沖間占空比Dl = Dmx/2或Dl為(0，Dmx)之間的其它值。
全文摘要
一種基于優(yōu)化PSM調制模式的自適應電壓調節(jié)器，屬于電力電子技術領域，用于負載處理器(CPU或DSP)電源電壓的自適應在線調節(jié)。該自適應電壓調節(jié)器采用延遲線復制負載處理器的關鍵路徑，采用負載處理器工作時鐘的N分頻信號作為延遲測試信號，用觸發(fā)器檢測延遲測試信號在延遲線中傳輸速度是否達到要求。當負載處理器在一定工作頻率下，若工作電壓VDD過高，延遲測試信號能夠通過延遲線，則設法關斷外部功率變換器的功率開關管以降低工作電壓；當延遲測試信號不能通過延遲線，則設法采用不同占空比的優(yōu)化PSM調制信號導通外部功率變換器的功率開關管以提高工作電壓，最終實現(xiàn)保證負載處理器在給定的工作時鐘頻率下工作電壓最低，從而有效地降低負載處理器的功耗。
文檔編號G05F1/56GK101995894SQ20101028305
公開日2011年3月30日 申請日期2010年9月16日 優(yōu)先權日2010年9月16日
發(fā)明者張波, 李江昆, 李航標, 甄少偉, 羅萍, 賀雅娟 申請人:電子科技大學