專利名稱：一種快速模擬量/開關(guān)量記錄測(cè)試裝置及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種系統(tǒng)記錄性能的測(cè)試裝置及其測(cè)試方法，尤其涉及一種事件順序 記錄(SOE)系統(tǒng)記錄性能的測(cè)試裝置及其測(cè)試方法。
背景技術(shù)：
隨著數(shù)字化儀控在新一代核電站應(yīng)用的逐步深入，對(duì)于事故后事件順序記錄能力 的要求將不局限于對(duì)于開關(guān)量觸發(fā)事件的順序記錄，還需對(duì)于模擬量進(jìn)行快速記錄。事件 順序記錄系統(tǒng)是核電儀控系統(tǒng)中用于異常事件記錄的儀控子系統(tǒng)，其記錄的事件發(fā)生時(shí) 間、首發(fā)事件和連鎖發(fā)生事件的時(shí)間間隔順序是事故后系統(tǒng)故障和異常分析的最重要依 據(jù)，因此事件順序記錄系統(tǒng)的準(zhǔn)確性與精確性等性能指標(biāo)合格與否對(duì)于核電站的安全運(yùn)行 至關(guān)重要，采用測(cè)試工具(設(shè)備)對(duì)事件順序記錄系統(tǒng)記錄的準(zhǔn)確性等性能指標(biāo)進(jìn)行測(cè)試 與校驗(yàn)是非常必要的。在現(xiàn)有的順序記錄系統(tǒng)的測(cè)試裝置中，只能產(chǎn)生特定順序的周期開關(guān)量信號(hào)，而 且測(cè)試信號(hào)配置的時(shí)間間隔有限，只能配置某個(gè)特定時(shí)間段內(nèi)的信號(hào)。對(duì)于長(zhǎng)時(shí)間段信號(hào) 的配置，只能通過短時(shí)間段的信號(hào)重復(fù)觸發(fā)實(shí)現(xiàn)。此外，在現(xiàn)代核電站的事故后的分析中， 往往需要比較模擬量某個(gè)變化點(diǎn)的時(shí)間與某組開關(guān)量信號(hào)之間的關(guān)系。但是，現(xiàn)有開關(guān)量 事件順序記錄系統(tǒng)的測(cè)試裝置只能實(shí)現(xiàn)特定間隔的開關(guān)量通道的信號(hào)輸出，無法實(shí)現(xiàn)模擬 復(fù)雜的工況信息。北京國(guó)電智森控制技術(shù)有限公司在2008年提交的申請(qǐng)?zhí)枮?00810239664. 8的發(fā) 明申請(qǐng)“一種事件順序記錄測(cè)試信號(hào)發(fā)生器及其測(cè)試方法”；云南電力試驗(yàn)研究院(集團(tuán)) 有限公司電力研究院在2009年授權(quán)的專利號(hào)為200820199874. 4的實(shí)用新型專利“電網(wǎng)設(shè) 備SOE高速分辨率測(cè)試信號(hào)發(fā)生器”；上述專利文獻(xiàn)公布的測(cè)試裝置都未涉及到具有對(duì)于事 件順序記錄系統(tǒng)記錄模擬量性能的測(cè)試功能，且對(duì)于系統(tǒng)的擴(kuò)展性不夠靈活，無法實(shí)現(xiàn)對(duì) 于大型事件順序記錄系統(tǒng)分散式記錄的特點(diǎn)；而該類發(fā)明專利所涉及的測(cè)試方法只能對(duì)于 某個(gè)或多個(gè)特定序列在某個(gè)時(shí)間段內(nèi)觸發(fā)的模擬，無法實(shí)現(xiàn)對(duì)于輸出信號(hào)觸發(fā)順序的任意 配置。此外，上述兩個(gè)專利以及現(xiàn)有的SOE測(cè)試裝置產(chǎn)品所述的實(shí)現(xiàn)方案中，均未考慮 以下3點(diǎn)技術(shù)問題(1)高速率的數(shù)據(jù)交互；由于原有的SOE測(cè)試裝置主要針對(duì)開關(guān)量信號(hào)的測(cè)試，而開關(guān)量信號(hào)的數(shù)據(jù)比較 簡(jiǎn)單，1個(gè)字節(jié)就可以表示8個(gè)通道的狀態(tài)，數(shù)據(jù)的通訊量比較有限，在技術(shù)方案中未考慮 數(shù)據(jù)交互方式對(duì)SOE測(cè)試裝置性能的影響。而對(duì)于模擬量輸出信號(hào)，一個(gè)精度為16bit的 模型量輸出信號(hào)，需采用2個(gè)字節(jié)表示。一塊8通道的模擬量輸出卡件，需要16個(gè)字節(jié)表 示。而且模擬量信號(hào)不同于開關(guān)量輸出信號(hào)，開關(guān)量輸出信號(hào)基本是非連續(xù)的、突發(fā)的輸出 信號(hào)，而模擬量輸出信號(hào)需要產(chǎn)生實(shí)時(shí)連續(xù)變化信號(hào)，所以對(duì)于帶有模擬量輸出信號(hào)測(cè)試 功能的SOE測(cè)試裝置，大批量數(shù)據(jù)交互和數(shù)據(jù)同步精確輸出控制方法是實(shí)現(xiàn)該功能的關(guān)鍵點(diǎn)與難點(diǎn)。(2)數(shù)據(jù)交互的雙向性；由于原有的SOE測(cè)試裝置都是對(duì)信號(hào)的輸出進(jìn)行控制，數(shù)據(jù)傳輸為單向傳輸，流向?yàn)閺纳现料碌膫鬏?上位機(jī)_控制模塊-輸出模塊)，所以原有SOE測(cè)試裝置輸出精度的 保障只能通過提高同步時(shí)鐘精度與輸出控制精度來保證輸出信號(hào)的真實(shí)有效性。(3)模塊化結(jié)構(gòu)；現(xiàn)有的SOE測(cè)試裝置只針對(duì)開關(guān)量信號(hào)的輸出，采用了單一的系統(tǒng)結(jié)構(gòu)，一般只 通過一塊控制器去控制各輸出端口或者通過簡(jiǎn)單的擴(kuò)展模塊輸出信號(hào)，無專用的數(shù)據(jù)交互 格式定義，只能輸出單一的開關(guān)量輸出信號(hào)，無法擴(kuò)展其它類型輸出信號(hào)。綜上所述，現(xiàn)有的SOE測(cè)試裝置未能通過簡(jiǎn)單的擴(kuò)展實(shí)現(xiàn)模擬量測(cè)試輸出功能， 未能實(shí)時(shí)判斷輸出信號(hào)是否滿足輸出控制的要求。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種快速模擬量/開關(guān)量記錄測(cè)試裝置及其 測(cè)試方法，實(shí)現(xiàn)開關(guān)量與模擬量同步輸出控制，并提高系統(tǒng)輸出類型的可擴(kuò)展能力。本發(fā)明為解決上述技術(shù)問題而采用的技術(shù)方案是提供一種快速模擬量/開關(guān)量 記錄測(cè)試裝置，包括核心控制模件、通訊同步分發(fā)模件、開關(guān)量輸出模件以及為上述模塊提 供電源的電源模件，其中，所述測(cè)試裝置還包括模擬量輸出模件，所述核心控制模件通過以 太網(wǎng)與上位機(jī)連接，并通過PCI總線與所述通訊同步分發(fā)模件連接；所述通訊同步分發(fā)模 件通過高速I/O總線和同步控制線連接至所述模擬量輸出模件和所述開關(guān)量輸出模件，并 且通過同軸電纜連接至GPS接收裝置，所述通訊同步分發(fā)模件與所述上位機(jī)通過所述GPS 接收裝置實(shí)現(xiàn)時(shí)間基準(zhǔn)的同步。上述的快速模擬量/開關(guān)量記錄測(cè)試裝置，其中，所述通訊同步分發(fā)模件包括通 過內(nèi)部高速總線相連的FPGA核心處理器、DC/DC電路、電源穩(wěn)壓電路、485電路、高精度晶振 電路、光耦隔離電路、FLASH和SRAM，所述FPGA核心處理器配置成同步分發(fā)模塊與通訊控制 模塊，所述通訊處理模塊通過外部總線連接FLASH與SRAM，擴(kuò)展其數(shù)據(jù)存儲(chǔ)區(qū)域，所述同步 分發(fā)模塊直接采用硬件描述語言配置而成。上述的快速模擬量/開關(guān)量記錄測(cè)試裝置，其中，所述模擬量輸出模件包括模擬 量信號(hào)輸出卡件與模擬量輸出后傳卡件，兩者通過背板連接器和所述通訊背板模件連接， 兩者分別位于通訊背板模件兩側(cè)，與通訊背板模件垂直。上述的快速模擬量/開關(guān)量記錄測(cè)試裝置，其中，所述模擬量信號(hào)輸出卡件包括 模擬量信號(hào)輸出卡件包括第一 DSP微處理器、第二 DSP微處理器、第一雙口 RAM、第二雙口 RAM、第一 SRAM和第二 SRAM ；所述第一 DSP微處理器通過第一內(nèi)部總線和所述第一雙口 RAM、第二雙口 RAM相連；所述第二 DSP微處理器通過第二內(nèi)部總線和所述第一雙口 RAM、第 二雙口 RAM相連；所述第一DSP微處理器通過第一內(nèi)部總線與第一 SRAM連接用于輸出控制 電路數(shù)據(jù)存儲(chǔ)的擴(kuò)展，并經(jīng)光耦隔離電路和同步控制線相連同步控制模擬量信號(hào)的輸出與 采集；所述第二DSP微處理器通過第二內(nèi)部總線與第二 SRAM連接用于輸出控制電路數(shù)據(jù)存 儲(chǔ)的擴(kuò)展，并通過485電路和高速I/O總線相連完成通訊收發(fā)。上述的快速模擬量/開關(guān)量記錄測(cè)試裝置，其中，所述開關(guān)量輸出模件包括開關(guān)量信號(hào)輸出卡件與開關(guān)量輸出后傳卡件，所述開關(guān)量信號(hào)輸出卡件包括第一 MEGA8微處理、第二 MEGA8微處理、第一雙口 RAM和第二雙口 RAM ；所述第一 MEGA8微處理通過第一內(nèi) 部總線和所述第一雙口 RAM、第二雙口 RAM相連；所述第二 MEGA8微處理通過第二內(nèi)部總線 和所述第一雙口 RAM、第二雙口 RAM相連；所述第一 MEGA8微處理經(jīng)光耦隔離電路和同步控 制線相連同步控制開關(guān)量輸?shù)妮敵雠c采集；所述第二 MEGA8微處理通過485電路和高速I/ O總線相連完成通訊收發(fā)。本發(fā)明為解決上述技術(shù)問題還提供一種上述快速模擬量/開關(guān)量記錄測(cè)試裝置 的測(cè)試方法，包括以下步驟(a)通過上位機(jī)配置測(cè)試輸出數(shù)據(jù)；(b)上位機(jī)通過核心控制 模件、通訊同步分發(fā)模件與模擬量輸出模件、開關(guān)量輸出模件進(jìn)行實(shí)時(shí)數(shù)據(jù)交互，模擬量輸 出模件、開關(guān)量輸出模件輸出配置數(shù)據(jù)，并且上傳輸出信號(hào)與原有SOE測(cè)試裝置配置輸出 數(shù)據(jù)的偏差量；(c)被測(cè)SOE系統(tǒng)記錄輸出信號(hào)；(d)上位機(jī)獲取偏差數(shù)據(jù)，糾正配置測(cè)試 輸出數(shù)據(jù)，生成實(shí)際測(cè)試輸出數(shù)據(jù)；(e)被測(cè)SOE系統(tǒng)記錄數(shù)據(jù)與實(shí)際測(cè)試輸出數(shù)據(jù)進(jìn)行對(duì) 比，判斷被測(cè)SOE系統(tǒng)是否滿足測(cè)試要求。上述的快速模擬量/開關(guān)量記錄測(cè)試方法中，所述步驟(b)中實(shí)時(shí)數(shù)據(jù)交互包括 以下步驟(A)所述上位機(jī)通過以太網(wǎng)與核心控制模件以1秒的周期間隔交互數(shù)據(jù)信息； (B)所述核心控制模件通過PCI總線與通訊同步分發(fā)模件以100毫秒的周期間隔交互數(shù)據(jù) 信息；(C)所述通訊同步分發(fā)卡件通過高速I/O總線分別與模擬量輸出模件和開關(guān)量輸出 模件以毫秒的輪詢周期交互數(shù)據(jù)信息。上述的快速模擬量/開關(guān)量記錄測(cè)試方法中，所述步驟(C)中通訊同步分發(fā)卡件 和模擬量輸出模件數(shù)據(jù)交互過程如下所述第二 DSP微處理器通過485電路獲取高速I/ 0總線上的下周期配置輸出數(shù)據(jù)，并且通過第二內(nèi)部總線控制第一雙口 RAM，并下發(fā)下周期 配置數(shù)據(jù)至第一雙口 RAM ；待發(fā)送完成后，第二 DSP微處理器通過第二內(nèi)部總線從第一雙口 RAM獲取上周期的模擬量信號(hào)偏差數(shù)據(jù)，并通過485電路上傳至通訊同步分發(fā)卡件；與此同 時(shí)，第一 DSP微處理器通過第一內(nèi)部總線控制第二雙口 RAM，并且通過第一內(nèi)部總線從第二 雙口 RAM獲取本周期的配置輸出，進(jìn)行模擬量信號(hào)輸出；并且第一DSP微處理器實(shí)時(shí)采集輸 出信號(hào)，并通過第一內(nèi)部總線上傳至第二雙口 RAM ；所述第一 DSP微處理器，第二 DSP微處 理器將按上述過程周期交替地對(duì)第一雙口 RAM，第二雙口 RAM進(jìn)行讀寫操作。上述的快速模擬量/開關(guān)量記錄測(cè)試方法中，所述步驟(C)中上傳輸出信號(hào)與原 有SOE測(cè)試裝置配置輸出數(shù)據(jù)的偏差量實(shí)現(xiàn)方法如下所述模擬量輸出模件和開關(guān)量輸出 模件中設(shè)置有輸入采集電路，所述測(cè)試裝置預(yù)設(shè)各模擬量最大偏差和各開關(guān)量翻轉(zhuǎn)最大偏 差時(shí)段，當(dāng)實(shí)時(shí)采集參數(shù)超出該模擬量最大偏差或該開關(guān)量翻轉(zhuǎn)最大偏差時(shí)段時(shí)，通過通 訊同步分發(fā)模件、核心控制模件上傳實(shí)時(shí)采集參數(shù)至所述上位機(jī)糾正輸出參數(shù)。本發(fā)明對(duì)比現(xiàn)有技術(shù)有如下的有益效果本發(fā)明提供的快速模擬量/開關(guān)量記錄 測(cè)試裝置及其測(cè)試方法，增加了模擬量輸出模件，并通過所述通訊同步分發(fā)模件實(shí)現(xiàn)開關(guān) 量與模擬量同步輸出控制，從而提高系統(tǒng)輸出類型的可擴(kuò)展能力。此外，本發(fā)明提供的快 速模擬量/開關(guān)量記錄測(cè)試裝置及其測(cè)試方法，模擬量輸出模件和開關(guān)量輸出模件采用雙 CPU和兩個(gè)雙口 RAM，不但可以實(shí)現(xiàn)數(shù)據(jù)的實(shí)時(shí)輸出控制，也可實(shí)現(xiàn)輸出數(shù)據(jù)的實(shí)時(shí)采集反 饋。


圖1為本發(fā)明的快速模擬量/開關(guān)量記錄測(cè)試裝置組成結(jié)構(gòu)圖；圖2為圖1中通訊同步分發(fā)模件組成結(jié)構(gòu)圖；圖3為圖1中模擬量輸出模件組成結(jié)構(gòu)圖；圖4為圖1中開關(guān)量輸出模件組成結(jié)構(gòu)圖；圖5為本發(fā)明的快速模擬量/開關(guān)量記錄測(cè)試系統(tǒng)執(zhí)行過程流程圖；圖6為本發(fā)明的快速模擬量/開關(guān)量記錄測(cè)試系統(tǒng)數(shù)據(jù)交互通訊過程圖；圖7為本發(fā)明實(shí)施例的多區(qū)域快速模擬量/開關(guān)量記錄測(cè)試系統(tǒng)組成結(jié)構(gòu)圖；圖8為本發(fā)明實(shí)施例中模擬量輸出模件中數(shù)據(jù)交互部分的詳細(xì)示意圖。圖中1上位機(jī)2以太網(wǎng) 3以太網(wǎng)交換機(jī)4快速模擬量/開關(guān)量記錄測(cè)試裝置5 GPS接收裝置6 SOE記錄系統(tǒng)7核心控制模件8通訊同步分發(fā)模件9模擬量輸出模件10開關(guān)量輸出模件11通訊背板模件12電源模件13輔助電源模件14 PCI總線15高速I/O總線16同步控制線17同軸電纜901 第一 DSP 微處理902 第二 DSP 微處理903 第一 SRAM904第一雙口 RAM905第二雙口 RAM906普通晶振電路907 485電路908光耦隔離電路909 DC/DC電路910電源穩(wěn)壓電路911 ADC采樣電路912高精度參考源電路913 DAC輸出電路914 SPI總線915第一內(nèi)部總線916第二內(nèi)部總線917第二 SRAM1001 第一 MEGA8 微處理 1002 第二 MEGA8 微處理 1003 第一雙口 RAM1004第二雙口 RAM1005普通晶振電路1006電源穩(wěn)壓電路1007 DC/DC電路1008光耦隔離電路1009 485電路1010開關(guān)量輸入電路1011開關(guān)量輸出電路 1012 IO接口1013第一內(nèi)部總線1014第二內(nèi)部總線1101 FPGA核心處理器1102同步分發(fā)模塊1103通訊控制模塊1104 FLASH1105 SRAM 1106 485 電路1107電源穩(wěn)壓電路1108 DC/DC電路1109光耦隔離電路1110高精度晶振電路1111內(nèi)部高速總線1112外部總線
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步的描述。圖1為本發(fā)明的快速模擬量/開關(guān)量記錄測(cè)試裝置組成結(jié)構(gòu)圖。請(qǐng)參見圖1，本發(fā)明的快速模擬量/開關(guān)量記錄測(cè)試裝置包括核心控制模件7、通 訊同步分發(fā)模件8、開關(guān)量輸出模件10以及為上述模塊提供電源的電源模件12，其中，所述 測(cè)試裝置還包括模擬量輸出模件9，所述核心控制模件7通過以太網(wǎng)2與上位機(jī)1連接，并 通過PCI總線14與所述通訊同步分發(fā)模件8連接；所述通訊同步分發(fā)模件8通過高速I/O總線15和同步控制線16連接至所述模擬量輸出模件9和所述開關(guān)量輸出模件10，并且通過同軸電纜17連接至GPS接收裝置5，所述通訊同步分發(fā)模件8與所述上位機(jī)1通過所述 GPS接收裝置5實(shí)現(xiàn)時(shí)間基準(zhǔn)的同步。采用上述的硬件結(jié)構(gòu)，模擬量輸出模件9和開關(guān)量輸出模件10都通過高速I/O總 線15與通訊同步分發(fā)模件連接，I/O總線標(biāo)準(zhǔn)唯一，且通過采用同一種數(shù)據(jù)格式定義方式， 使不同類型輸出卡件可以由通訊同步分發(fā)模件進(jìn)行統(tǒng)一控制。上述核心控制模件7、通訊同步分發(fā)模件8、模擬量輸出模件9、開關(guān)量輸出模件10 都通過背板接插件的方式與通訊背板模件11相連。各模件間接通過PCI總線14、高速I/O 總線15與同步控制線16實(shí)現(xiàn)了信號(hào)的連接，而這些連接信號(hào)的電氣連接方式是通過通訊 背板模件11實(shí)現(xiàn)的，并且通訊背板模件11還通過集成了電源模件12實(shí)現(xiàn)了對(duì)于以上各模 件的電源供電。核心控制模件7通過以太網(wǎng)2接收上位機(jī)1的實(shí)時(shí)配置數(shù)據(jù)及控制命令，并且實(shí) 時(shí)回傳輸出偏差數(shù)據(jù)及輸出模件狀態(tài)信息。核心控制模件7通過PCI總線14實(shí)時(shí)傳送數(shù) 據(jù)至通訊同步分發(fā)模件8，并實(shí)時(shí)接收從通訊同步分發(fā)模件8回傳的數(shù)據(jù)。通訊同步分發(fā)模件8周期地分發(fā)由核心控制模件7轉(zhuǎn)發(fā)的數(shù)據(jù)至各輸出模件，并 且收集各輸出模件的實(shí)時(shí)數(shù)據(jù)及模件信息，統(tǒng)一回傳至核心控制模件7。通訊同步分發(fā)模件 8還接收GPS接收裝置5下發(fā)的同步信號(hào)，本實(shí)例采用同軸電纜17，編碼方式采用IRIG-B 碼同步方式，通過同步控制線16周期同步各輸出模件，該同步實(shí)現(xiàn)方式屬于硬件同步，而 對(duì)于核心控制模件7采用軟件同步方式。此外，GPS接收裝置還通過以太網(wǎng)2對(duì)上位機(jī)1進(jìn) 行絕對(duì)時(shí)間同步，實(shí)現(xiàn)方式采用NTP協(xié)議。模擬量輸出模件9、開關(guān)量輸出模件10接收由通訊同步分發(fā)模件8分發(fā)的數(shù)據(jù)， 并通過同步控制線16控制各模件的同步輸出；與此同時(shí)，模擬量輸出模件9、開關(guān)量輸出模 件10還同步采集各模件的輸出信息，如出現(xiàn)超過卡件輸出允許的偏差時(shí)間，將實(shí)時(shí)上傳至 通訊同步分發(fā)模件8，以便糾正輸出報(bào)告。此外。當(dāng)模件出現(xiàn)故障情況時(shí)，也實(shí)時(shí)將上傳至 通訊同步分發(fā)模件8，以便用戶發(fā)現(xiàn)錯(cuò)誤。接著對(duì)于本發(fā)明提供的快速模擬量/開關(guān)量測(cè)試裝置4中的主要模件的具體實(shí)例 作進(jìn)一步說明。圖2為圖1中通訊同步分發(fā)模件組成結(jié)構(gòu)圖。請(qǐng)參見圖2，本發(fā)明測(cè)試裝置中的通訊同步分發(fā)模件8主要包括通過內(nèi)部高速總 線1111相連的FPGA核心處理器1101、DC/DC電路1108、電源穩(wěn)壓電路1107、485電路1106、 高精度晶振電路1110、光耦隔離電路1109、FLASH 1104和SRAM1105構(gòu)成，其中FPGA核心 處理器配置成兩部分同步分發(fā)模塊1102與通訊控制模塊1103。FPGA核心處理器1101采用ACTEL公司的ProASIC3 FPGA系列的A3P600，通過采 用IP軟核技術(shù)，配置了 CortexMl核心控制單元和相關(guān)外設(shè)資源(PCI控制器，定時(shí)器，中斷 控制器，異步串行控制器、存儲(chǔ)管理控制器和輸入輸出IO控制器等)構(gòu)成了通訊處理模塊 1103，并通過外部總線1112實(shí)現(xiàn)連接FLASH 1104與SRAM 1105，擴(kuò)展了通訊處理模塊1103 的數(shù)據(jù)存儲(chǔ)區(qū)域。而對(duì)于同步分發(fā)模塊1102直接采用硬件描述語言實(shí)現(xiàn)。通訊控制模塊 1103負(fù)責(zé)與PCI總線14進(jìn)行數(shù)據(jù)交互，把并行數(shù)據(jù)轉(zhuǎn)換成內(nèi)部高速總線至同步分發(fā)模塊 1102，反之亦然。同步分發(fā)模塊1102負(fù)責(zé)分發(fā)由通訊處理模塊1103轉(zhuǎn)發(fā)的串行數(shù)據(jù)，并通過高速I/O總線15分發(fā)至各輸出模件，且同步分發(fā)模塊1102通過485電路1106與高速 I/O總線15連接。此外，同步分發(fā)模塊1102通過同軸電纜17接收GPS接收裝置5所下發(fā) 的同步信號(hào)，同步信號(hào)遵照IRIG-B碼格式，該同步方式以間隔1秒時(shí)間下發(fā)絕對(duì)同步編碼。 同步分發(fā)模塊1102采用高精度晶振電路1110作為系統(tǒng)內(nèi)部計(jì)時(shí)，并每隔IOms輸出同步脈 沖，通過同步控制線16至各輸出模件，而GPS接收裝置5每隔1秒對(duì)同步分發(fā)模塊1102的 系統(tǒng)時(shí)鐘進(jìn)行對(duì)時(shí)，糾正時(shí)鐘偏差。且同步分發(fā)模塊1102的同步觸發(fā)脈沖應(yīng)經(jīng)光耦隔離電 路1109進(jìn)行電氣隔離。 電源穩(wěn)壓電路1107負(fù)責(zé)通訊同步分發(fā)模件8的電源供給，而DC/DC電路1108實(shí) 現(xiàn)對(duì)于光耦隔離電路1109與485電路1106進(jìn)行供電隔離，提高了模件的可靠性。由于同步分發(fā)模塊對(duì)于時(shí)鐘要求極高，通過采用硬件描述語言配置而成的同步分 發(fā)模件可以增強(qiáng)時(shí)鐘同步的精度與可靠性。由于在本發(fā)明中數(shù)據(jù)通訊的實(shí)時(shí)性要求較高， 且數(shù)據(jù)通訊量大，通過把單塊FPGA核心處理器配置成同步分發(fā)模塊與通訊控制模塊兩部分， 實(shí)現(xiàn)了時(shí)鐘同步與數(shù)據(jù)交互的分離，使兩部分功能互不干擾，從而滿足本發(fā)明的功能要求。圖3為圖1中模擬量輸出模件組成結(jié)構(gòu)圖。請(qǐng)參見圖3，圖1中模擬量輸出模件主要由模擬量信號(hào)輸出卡件與模擬量輸出后 傳卡件構(gòu)成。兩者通過背板連接器經(jīng)通訊背板模件11連接，兩者分別位于通訊背板模件11 兩側(cè)，與通訊背板模件11垂直。模擬量信號(hào)輸出卡件包括第一 DSP微處理器901、第二 DSP微處理器902、第一雙 口 RAM 904、第二雙口 RAM 905、第一SRAM 903和第二SRAM 917 ；所述第一DSP微處理器901 通過第一內(nèi)部總線915和所述第一雙口 RAM 904、第二雙口 RAM 905相連；所述第二 DSP微 處理器902通過第二內(nèi)部總線916和所述第一雙口 RAM 904、第二雙口 RAM 905相連；所述 第一 DSP微處理器901通過第一內(nèi)部總線915與第一 SRAM 903連接用于輸出控制電路數(shù) 據(jù)存儲(chǔ)的擴(kuò)展，并經(jīng)光耦隔離電路908和同步控制線16相連同步控制模擬量信號(hào)的輸出與 采集；所述第二 DSP微處理器902通過第二內(nèi)部總線915與第二 SRAM 917連接用于輸出控 制電路數(shù)據(jù)存儲(chǔ)的擴(kuò)展，并通過485電路907和高速I/O總線15相連完成通訊收發(fā)。電源穩(wěn)壓電路910負(fù)責(zé)模擬量輸出模件9的電源供給，而DC/DC電路909實(shí)現(xiàn)對(duì) 于光耦隔離電路908與485電路907進(jìn)行供電隔離，提高了模件的可靠性。模擬量輸出后傳卡件主要包括ADC采樣電路911、高精度參考源電路912、DAC輸 出電路913。高精度參考源電路912主要為ADC采樣電路911和DAC輸出電路913提供高 精度的參考源。ADC采樣電路911主要負(fù)責(zé)模擬輸出信號(hào)的實(shí)時(shí)采集，DAC輸出電路913主 要實(shí)現(xiàn)模擬信號(hào)的實(shí)時(shí)輸出。ADC采樣電路911與DAC輸出電路913通過SPI總線914與 輸出控制電路連接，由輸出控制電路統(tǒng)一控制。上述的模擬量信號(hào)輸出卡件采用雙CPU和兩塊雙口 RAM，實(shí)現(xiàn)數(shù)據(jù)通訊與信號(hào)輸 出交錯(cuò)控制。由于本發(fā)明中的數(shù)據(jù)通訊量較大，本地輸出卡件無法在同一控制周期內(nèi)，既進(jìn) 行數(shù)據(jù)通訊，又同時(shí)進(jìn)行輸出控制。所述第二 DSP微處理器902負(fù)責(zé)與其中一塊雙口 RAM 進(jìn)行數(shù)據(jù)交互；在下個(gè)周期時(shí)，所述第一 DSP微處理器901會(huì)獲取該塊雙口 RAM中的數(shù)據(jù)； 此時(shí)，所述第二 DSP微處理器902負(fù)責(zé)與另外一塊RAM進(jìn)行數(shù)據(jù)交互；按此模式，通訊收發(fā) 電路與輸出控制電路將交替地與兩塊雙口 RAM進(jìn)行數(shù)據(jù)交互，從而解決了數(shù)據(jù)通訊與輸出 控制在時(shí)間上的沖突。
圖4為圖1中開關(guān)量輸出模件組成結(jié)構(gòu)圖。
請(qǐng)參見圖4，圖1中開關(guān)量輸出模件10主要由開關(guān)量信號(hào)輸出卡件與開關(guān)量輸出 后傳卡件構(gòu)成。兩者通過背板連接器經(jīng)通訊背板模件11連接，兩者分別位于通訊背板模件 11兩側(cè)，與通訊背板模件11垂直。開關(guān)量信號(hào)輸出卡件包括第一 MEGA8微處理1001、第二 MEGA8微處理1002、第一 雙口 RAM 1003和第二雙口 RAM 1004 ；所述第一 MEGA8微處理1001通過第一內(nèi)部總線1013 和所述第一雙口 RAM 1003、第二雙口 RAM 1004相連；所述第二 MEGA8微處理1002通過第 二內(nèi)部總線1014和所述第一雙口 RAM 1003、第二雙口 RAM 1004相連；所述第一 MEGA8微 處理1001經(jīng)光耦隔離電路1008和同步控制線16相連同步控制開關(guān)量輸?shù)妮敵雠c采集；所 述第二 MEGA8微處理1002通過485電路1009和高速I/O總線15相連完成通訊收發(fā)。電源穩(wěn)壓電路1006負(fù)責(zé)開關(guān)量輸出模件10的電源供給，而DC/DC電路1007實(shí)現(xiàn) 對(duì)于光耦隔離電路1008與485電路1009進(jìn)行供電隔離，提高了模件的可靠性。開關(guān)量輸出后傳卡件主要包括開關(guān)量輸入電路1010、開關(guān)量輸出電路1011。開關(guān) 量輸入電路1010主要負(fù)責(zé)開關(guān)量輸出信號(hào)的實(shí)時(shí)采集，開關(guān)量輸出電路1011主要實(shí)現(xiàn)開 關(guān)量信號(hào)的實(shí)時(shí)輸出。開關(guān)量輸入電路1010和開關(guān)量輸出電路1011通過IO接口 1012與 輸出控制電路連接，由輸出控制電路統(tǒng)一控制。圖5為本發(fā)明的快速模擬量/開關(guān)量記錄測(cè)試系統(tǒng)測(cè)試過程流程圖。請(qǐng)參考圖5，本發(fā)明還提供一種上述快速模擬量/開關(guān)量記錄測(cè)試裝置的測(cè)試方 法，具體測(cè)試過程如下步驟Sl 測(cè)試系統(tǒng)接線連接a)通過網(wǎng)線連接上位機(jī)1，GPS接收裝置5至以太網(wǎng) 交換機(jī)3 ；b)連接快速模擬量/開關(guān)量記錄測(cè)試裝置4輸出端至被測(cè)系統(tǒng)的輸入端；如果 被測(cè)系統(tǒng)分散在不同區(qū)域，通過以太網(wǎng)交換機(jī)相連；c)接通快速模擬量/開關(guān)量測(cè)試裝置4 與被測(cè)系統(tǒng)的電源；然后進(jìn)入步驟S2 ；步驟S2 系統(tǒng)測(cè)試參數(shù)配置系統(tǒng)參數(shù)配置可以通過三種配置方式實(shí)現(xiàn)采用特定的測(cè)試參數(shù)配置(根據(jù)常 規(guī)的測(cè)試需求，提供一些常用的配置參數(shù)，以便用戶迅速調(diào)用)；采用自由的測(cè)試參數(shù)配置 (根據(jù)特殊的測(cè)試需求，提供任意的參數(shù)配置功能)；采用原有存儲(chǔ)的測(cè)試參數(shù)配置(提供 參數(shù)配置保存功能，以便用戶對(duì)于某些特定測(cè)試需求的重復(fù)調(diào)用)。系統(tǒng)參數(shù)配置過程如下a)啟動(dòng)配置軟件；b)實(shí)時(shí)讀取模件信息，以便用戶確認(rèn)當(dāng)前測(cè)試系統(tǒng)的快速模擬 量/開關(guān)量測(cè)試裝置的數(shù)量及所屬模件的數(shù)量與類型；c)根據(jù)測(cè)試需求，任意配置各通道 的測(cè)試數(shù)據(jù)；d)生成數(shù)據(jù)報(bào)表及圖形信息，以便直觀地檢查配置數(shù)據(jù)；e)保存測(cè)試數(shù)據(jù)至 數(shù)據(jù)庫，以便用戶下次調(diào)用；然后進(jìn)入步驟S3 ；步驟S3 下發(fā)(更新)配置數(shù)據(jù)及模件輸出開始命令a)更新下發(fā)的配置數(shù)據(jù)；b)下發(fā)輸出開始命令；然后進(jìn)入步驟S4 ；步驟S4 各輸出模件執(zhí)行信號(hào)輸出；各輸出模件實(shí)時(shí)根據(jù)軟件配置參數(shù)，同步執(zhí) 行信號(hào)輸出；然后進(jìn)入步驟S5 ；步驟S5 實(shí)時(shí)生成數(shù)據(jù)報(bào)表及圖形信息；實(shí)時(shí)采集快速模擬量/開關(guān)量記錄測(cè)試 裝置所屬模件輸出通道的信息，實(shí)時(shí)更新數(shù)據(jù)報(bào)表及圖形信息；然后進(jìn)入步驟S6 ；
步驟S6 與SOE記錄數(shù)據(jù)進(jìn)行對(duì)比；根據(jù)實(shí)時(shí)更新的數(shù)據(jù)報(bào)表及圖形信息，與SOE記錄系統(tǒng)記錄數(shù)據(jù)對(duì)比，確認(rèn)SOE記錄系統(tǒng)的性能指標(biāo)；然后進(jìn)入步驟S7 ；步驟S7 判斷是否需要實(shí)時(shí)更正及添加配置輸出數(shù)據(jù)，如是跳轉(zhuǎn)至步驟S2，否則 進(jìn)入步驟S8 ；提供用戶實(shí)時(shí)更改及配置功能，用戶可以在不暫停測(cè)試運(yùn)行的情況下，對(duì)于輸出 參數(shù)進(jìn)行實(shí)時(shí)配置，用戶跳轉(zhuǎn)至步驟S2，重新進(jìn)入配置參數(shù)(快速模擬量/開關(guān)量測(cè)試裝置 的實(shí)際輸出將還是按原先的配置數(shù)據(jù)輸出，直到執(zhí)行步驟S3)。步驟S8 判斷是否停止輸出，實(shí)時(shí)檢測(cè)上位機(jī)停止輸出命令，判斷是否需要繼續(xù) 執(zhí)行，如是，跳轉(zhuǎn)至步驟S9，如不是跳轉(zhuǎn)至步驟S4 ；步驟S9 停止輸出，結(jié)束測(cè)試，并等待輸出開始命令；本發(fā)明在整個(gè)SOE系統(tǒng)測(cè)試過程中，由于增加了實(shí)時(shí)數(shù)據(jù)采集與反饋這一環(huán)節(jié)， 不同于現(xiàn)有的SOE測(cè)試裝置?，F(xiàn)有的SOE測(cè)試裝置的測(cè)試方法一般如下(a)配置測(cè)試輸出數(shù)據(jù)；(b)SOE測(cè)試裝置根據(jù)配置數(shù)據(jù)輸出相應(yīng)信號(hào)；(c)被測(cè) SOE系統(tǒng)記錄輸出信號(hào)；(d)被測(cè)SOE系統(tǒng)記錄數(shù)據(jù)與配置測(cè)試輸出數(shù)據(jù)進(jìn)行對(duì)比，判斷被 測(cè)SOE系統(tǒng)是否滿足測(cè)試要求。而對(duì)于本發(fā)明的SOE測(cè)試裝置的測(cè)試方法如下(a)配置測(cè)試輸出數(shù)據(jù)；(b)SOE測(cè)試裝置根據(jù)配置數(shù)據(jù)輸出相應(yīng)信號(hào)；(c)被測(cè) SOE系統(tǒng)記錄輸出信號(hào)；(d)實(shí)時(shí)采集SOE測(cè)試裝置輸出信號(hào)，并上傳輸出信號(hào)與原有SOE 測(cè)試裝置配置輸出數(shù)據(jù)的偏差量；(e)糾正配置測(cè)試輸出數(shù)據(jù)，生成實(shí)際測(cè)試輸出數(shù)據(jù)； (f)被測(cè)SOE系統(tǒng)記錄數(shù)據(jù)與實(shí)際測(cè)試輸出數(shù)據(jù)進(jìn)行對(duì)比，判斷被測(cè)SOE系統(tǒng)是否滿足測(cè)試 要求。原有的測(cè)試方法中，被測(cè)SOE系統(tǒng)記錄的數(shù)據(jù)是與配置測(cè)試數(shù)據(jù)相比較，通過判 斷被測(cè)SOE系統(tǒng)記錄的數(shù)據(jù)與配置測(cè)試數(shù)據(jù)的一致程度，判定被測(cè)SOE系統(tǒng)是否滿足被測(cè) 要求。理論上測(cè)試配置數(shù)據(jù)應(yīng)等于實(shí)際輸出數(shù)據(jù)，但是在實(shí)際運(yùn)行過程中，由于器件信號(hào)傳 輸延遲與數(shù)據(jù)通訊沖突等不確定因數(shù)的影響，實(shí)際的輸出數(shù)據(jù)不一定完全等于配置測(cè)試輸 出數(shù)據(jù)。所以，如采用原有的測(cè)試方法，其測(cè)試結(jié)果的可信性、真實(shí)性與準(zhǔn)確性無法得到完 全的保障。與原有的SOE測(cè)試方法相比，本發(fā)明增加了對(duì)于實(shí)際輸出信號(hào)的采集，并反饋及 糾正SOE配置測(cè)試輸出數(shù)據(jù)，生成SOE系統(tǒng)實(shí)際測(cè)試輸出數(shù)據(jù)。被測(cè)SOE系統(tǒng)記錄數(shù)據(jù)與 實(shí)際測(cè)試輸出數(shù)據(jù)進(jìn)行對(duì)比，通過判斷被測(cè)SOE系統(tǒng)記錄的數(shù)據(jù)與實(shí)際測(cè)試輸出數(shù)據(jù)的一 致程度，判定被測(cè)SOE系統(tǒng)是否滿足被測(cè)要求。本發(fā)明解決了原有測(cè)試方法的不足，使整個(gè) 測(cè)試結(jié)果的可信性、真實(shí)性與準(zhǔn)確性得到了充分的保障。圖6為本發(fā)明的快速模擬量/開關(guān)量記錄測(cè)試系統(tǒng)數(shù)據(jù)交互通訊過程圖。請(qǐng)參考圖6，本發(fā)明采用快速模擬量/開關(guān)量記錄測(cè)試裝置4測(cè)試SOE記錄性能的 測(cè)試過程中數(shù)據(jù)通訊交互過程a)上位機(jī)1通過以太網(wǎng)2與核心控制模件7以1秒的周期間隔交互數(shù)據(jù)信息；數(shù) 據(jù)信息分為兩個(gè)流向(i)上位機(jī)1至核心控制模件7的數(shù)據(jù)信息為下個(gè)周期快速模擬量/開關(guān)量記錄測(cè)試裝置輸出通道的配置參數(shù)；(ii)核心控制模件7至上位機(jī)1的數(shù)據(jù)信息為上個(gè)周期快速模擬量/開關(guān)量記 錄測(cè)試裝置輸出通道的實(shí)際偏差輸出參數(shù)(如在允許誤差內(nèi)，將不上傳)；其中對(duì)于核心控制模件7與上位機(jī)1的數(shù)據(jù)交互，應(yīng)開辟0x0000 Oxffff的數(shù) 據(jù)空間作為數(shù)據(jù)的配置與交互空間。該數(shù)據(jù)空間將映射到核心控制模件的物理存儲(chǔ)數(shù)據(jù) 區(qū)域，該映射過程將根據(jù)控制器類型不同而不同，在此不作累述，具體數(shù)據(jù)空間可以分配如 下每塊卡件將分配0x1000的數(shù)據(jù)邏輯空間；故每塊卡件的偏移地址為0x0000 OxOfff ；卡件的基地址由16位地址的最高位決定，卡件配置數(shù)據(jù)的基地址從0x0000開始， 卡件的絕對(duì)地址為偏移地址加上本卡件的基地址；如0x0000 OxOfff表示1號(hào)卡件，并且 1號(hào)卡件對(duì)應(yīng)于通訊背板的第3插槽；如0x1000 Oxlfff表示2號(hào)卡件，并且2號(hào)卡件對(duì) 應(yīng)于通訊背板的第4插槽；依次類推，總共可配置16塊輸出卡件。最終輸出卡件類型數(shù)量 還與機(jī)箱尺寸大小有關(guān)，在此不作累述。
每塊卡件偏移地址中0x0000 0x005f作為本卡件的屬性區(qū)，對(duì)應(yīng)該屬性區(qū)分為 兩部分0x0000 0x002f為下發(fā)配置數(shù)據(jù)區(qū)，0x0030 0x005f為上傳狀態(tài)數(shù)據(jù)區(qū)；對(duì)于下發(fā)配置數(shù)據(jù)區(qū)其中地址0x0000為卡件類型(將與0x30實(shí)際類型匹配)0x01表示開關(guān)量輸出卡件、0x02表示模擬量輸出卡件、0x03 Oxff作為其它類型 預(yù)留；地址0x0001為卡件配置參數(shù)大小，表明共有多少條配置數(shù)據(jù)；對(duì)于模擬量輸出卡件地址0x0003為模擬量輸出量程類型；地址0x0004 0x0005為下周期模擬量輸出信號(hào)首個(gè)數(shù)據(jù)輸出時(shí)標(biāo)信息；地址0x0006 0x002f為保留變量(用于擴(kuò)展)；對(duì)于開關(guān)量輸出卡件地址0x0003為開關(guān)量輸出量程類型；地址0x0004 0x0005為下周期開關(guān)量輸出翻轉(zhuǎn)次數(shù)；地址0x0006 0x002f為保留變量(用于擴(kuò)展)；對(duì)于上傳狀態(tài)數(shù)據(jù)區(qū)其中地址0x0030為卡件實(shí)際類型0x01表示開關(guān)量輸出卡件、0x02表示模擬量輸出卡件、0x03 Oxff作為其它類型 預(yù)留；地址0x0031為卡件狀態(tài)數(shù)據(jù)大小，表明共有多少條狀態(tài)數(shù)據(jù)；對(duì)于模擬量輸出卡件地址0x0032為模擬量輸出實(shí)際量程類型；地址0x0033 0x0034為上周期模擬量輸出信號(hào)輸出實(shí)際輸出首個(gè)數(shù)據(jù)時(shí)標(biāo)信 息；地址0x0035 0x004f為模擬量輸出卡件警告信息；地址0x0050 0x005f為保留變量(用于擴(kuò)展)；
對(duì)于開關(guān)量輸出卡件
地址0x0032為開關(guān)量輸出實(shí)際量程類型；地址0x0033 0x0034為上周期開關(guān)量輸出實(shí)際翻轉(zhuǎn)偏差次數(shù)；地址0x0035 0x004f為開關(guān)量輸出卡件警告信息；地址0x0050 0x005f為保留變量(用于擴(kuò)展)；對(duì)于每塊卡件偏移地址中0x0060 OxOfff為本卡件的數(shù)據(jù)區(qū)，對(duì)應(yīng)該數(shù)據(jù)區(qū)又 可分為兩部分0χ0060 0x082f為下發(fā)數(shù)據(jù)區(qū)，0x830 OxOfff為上傳偏差數(shù)據(jù)區(qū)；對(duì)于下發(fā)數(shù)據(jù)其中開關(guān)量輸出數(shù)據(jù)由3個(gè)字節(jié)表示某個(gè)翻轉(zhuǎn)時(shí)刻的開關(guān)量輸出狀態(tài)第一個(gè)字 節(jié)表示8通道開關(guān)輸出狀態(tài)，每位由0與1表示一個(gè)通道狀態(tài)1表示關(guān)，0表示開；后兩個(gè) 字節(jié)為翻轉(zhuǎn)時(shí)刻；而對(duì)于模擬量輸出數(shù)據(jù)有兩個(gè)字節(jié)表示，該兩個(gè)字節(jié)只表示模擬量輸出信號(hào)幅 值，對(duì)于模擬量輸出數(shù)據(jù)時(shí)標(biāo)信息由配置參數(shù)中的該周期首個(gè)數(shù)據(jù)輸出時(shí)標(biāo)信息決定(由 于每個(gè)周期中的模擬量輸出數(shù)據(jù)都按固定頻率輸出，只需首數(shù)據(jù)時(shí)標(biāo)信息即可)。對(duì)于上傳偏差數(shù)據(jù)其中開關(guān)量輸出數(shù)據(jù)由5個(gè)字節(jié)表示某個(gè)通道錯(cuò)誤翻轉(zhuǎn)時(shí)刻第一個(gè)字節(jié)的8位 0與1數(shù)據(jù)分別表示8個(gè)通道中哪個(gè)通道輸出有偏差，1表示有偏差，0表示無偏差；第2，第 3字節(jié)表示該通道設(shè)置翻轉(zhuǎn)時(shí)刻，第4，第5字節(jié)表示該通道實(shí)際翻轉(zhuǎn)時(shí)刻。對(duì)于模擬量輸出數(shù)據(jù)偏差由兩個(gè)字節(jié)表示，該兩個(gè)字節(jié)只表示某時(shí)刻的模擬量輸 出信號(hào)的幅值，對(duì)于模擬量輸出數(shù)據(jù)時(shí)標(biāo)信息由配置參數(shù)的中該周期首個(gè)數(shù)據(jù)實(shí)際輸出時(shí) 標(biāo)信息決定(由于每個(gè)周期中的模擬量輸出數(shù)據(jù)都按固定頻率采集，只需首數(shù)據(jù)時(shí)標(biāo)信息 即可)。b)核心控制模件7通過PCI總線14與通訊同步分發(fā)模件以100毫秒的周期間隔 交互數(shù)據(jù)信息；數(shù)據(jù)信息分為兩個(gè)流向(i)核心控制模件7至通訊同步分發(fā)模件8的數(shù)據(jù)信息為下個(gè)周期快速模擬量/ 開關(guān)量記錄測(cè)試裝置輸出通道的配置參數(shù)；(ii)通訊同步分發(fā)模件8至核心控制模件7的數(shù)據(jù)信息為上個(gè)周期快速模擬量 /開關(guān)量記錄測(cè)試裝置輸出通道的實(shí)際偏差輸出參數(shù)(如在允許誤差內(nèi)，將不上傳)；c)通訊同步分發(fā)卡件8通過高速I/O總線15分別與各輸出模件以10毫秒的輪詢 周期交互數(shù)據(jù)信息；數(shù)據(jù)信息分為兩個(gè)流向(i)通訊同步分發(fā)模件8至各輸出模件的數(shù)據(jù)信息為下個(gè)周期該輸出模件通道 的配置參數(shù)；(ii)各輸出模件至通訊同步分發(fā)模件8的數(shù)據(jù)信息為上個(gè)周該輸出模件通道輸 出通道的實(shí)際偏差輸出參數(shù)(如在允許誤差內(nèi)，將不上傳)。對(duì)于實(shí)際偏差輸出分為兩種類型開關(guān)量輸出偏差與模擬量輸出偏差；開關(guān)量輸出偏差開關(guān)量輸出卡件將實(shí)時(shí)采集開關(guān)量通道的狀態(tài)信息，記錄翻轉(zhuǎn)時(shí)刻，并與前一周 期輸出信號(hào)比較，確定偏差時(shí)刻，當(dāng)偏差時(shí)刻大于設(shè)定偏差時(shí)刻，開關(guān)量輸出卡件將上傳偏 差信息。偏差時(shí)刻由系統(tǒng)測(cè)試分辨精度決定，對(duì)于本實(shí)施實(shí)例，擬設(shè)計(jì)的測(cè)試分辨率為lms，故設(shè)計(jì)開關(guān)量輸出設(shè)定偏差時(shí)刻為0. 5ms。模擬量輸出偏差
模擬量輸出卡件將實(shí)時(shí)采集并記錄該時(shí)刻模擬量通道輸出信號(hào)幅值，與設(shè)定輸 出信號(hào)幅值比較，確定偏差大小，當(dāng)偏差大于設(shè)定偏差，模擬量輸出卡件將上傳偏差信息。 設(shè)定偏差由系統(tǒng)模擬量輸出精度決定，對(duì)于本實(shí)施實(shí)例，擬設(shè)計(jì)的實(shí)際模擬輸出精度為 0.1%，故設(shè)計(jì)模擬輸出設(shè)定偏差為0.05%。圖7為本發(fā)明實(shí)施例的多區(qū)域快速模擬量/開關(guān)量記錄測(cè)試系統(tǒng)組成結(jié)構(gòu)圖。對(duì)于不同區(qū)域的SOE系統(tǒng)記錄系統(tǒng)測(cè)試的測(cè)試系統(tǒng)平臺(tái)實(shí)例構(gòu)成參見圖7 該快 速模擬量/開關(guān)量記錄測(cè)試系統(tǒng)，包括上位機(jī)1、以太網(wǎng)交換機(jī)3、快速模擬量/開關(guān)量記錄 測(cè)試裝置4和GPS接收裝置5。快速模擬量/開關(guān)量記錄測(cè)試裝置4和GPS接收裝置5通 過以太網(wǎng)2連接至以太網(wǎng)交換機(jī)3，再由以太網(wǎng)2連接至上位機(jī)1。對(duì)于不同區(qū)域的SOE記 錄系統(tǒng)6的同步記錄性能測(cè)試可以通過以太網(wǎng)2擴(kuò)展多個(gè)快速模擬量/開關(guān)量記錄測(cè)試裝 置4實(shí)現(xiàn)同步測(cè)試。圖8為本發(fā)明實(shí)施例中模擬量輸出模件中數(shù)據(jù)交互部分的詳細(xì)原理圖。請(qǐng)參見圖3中模擬量輸出模件數(shù)據(jù)交互部分由第一 DSP2407、第二 DSP2407、第一 雙口 RAM、第二雙口 RAM構(gòu)成。其中第一 DSP2407通過第一內(nèi)部總線與第一雙口 RAM與第二 雙口 RAM連接；第二 DSP2407通過第二內(nèi)部總線與第一雙口 RAM與第二雙口 RAM連接。圖 8給出了數(shù)據(jù)交互部分第一內(nèi)部總線、第二內(nèi)部總線主要信號(hào)類型與連接方式，并且給出了 雙口 RAM具體實(shí)施例。本實(shí)施例中雙口 RAM采用CY7C056V :CY7C056V_A表示為第一雙口 RAM，CY7C056V-B表示為第二雙口 RAM。第一內(nèi)部總線包括第一中斷線L，第一忙狀態(tài)線L， 第一信號(hào)量使能線L、第一芯片使能線Li，第一芯片使能線L2，第一輸出使能線L，數(shù)據(jù)總線 L，地址總線L，控制總線L，第二中斷線L，第二忙狀態(tài)線L，第二芯片使能線Ll，第二芯片使 能線L2，第二輸出使能線L，第二信號(hào)量使能線L。第二內(nèi)部總線包括第一中斷線R，第一 忙狀態(tài)線R，第一芯片使能線Rl，第一芯片使能線R2，第一輸出使能線R，第一信號(hào)量使能線 R，數(shù)據(jù)總線R，地址總線R，控制總線R，第二中斷線R，第二忙狀態(tài)線R，第二芯片使能線Rl， 第二芯片使能線R2，第二輸出使能線R，第二信號(hào)量使能線R。第一 DSP2407為DSP2407-A， 第二 DSP2407 為 DSP2407-B。其中DSP2407-A的I/O-A輸出管腳分別通過第一輸出使能線L，第一芯片使能線 L2，第一芯片使能線Li，第一信號(hào)量使能線L控制CY7C056V-A的OEL-A，CElL-A, CEOL-A, SEML-A。CY7C056V-A的INTL-A，BUSYL-A分別通過第一中斷線L，第一忙狀態(tài)線L輸出至 DSP2407-A的Ι/0-Α輸入管腳。DSP2407-A的Ι/0-Α輸出管腳又分別通過第二輸出使能線 L，第二芯片使能線L2，第二芯片使能線Ll，第二信號(hào)量使能線L控制CY7C056V-B的0EL-B， CElL-B, CEOL-B, SEML-B。CY7C056V-B 的 INTL-B，BUSYL-B 分別通過第二中斷線 L，第二忙 狀態(tài)線L輸出至DSP2407-A的I/O-A輸入管腳。DSP2407-A的DO D16-A、AO A13-A、 Ι/0-Α分別通過數(shù)據(jù)總線L，地址總線L，控制總線L與CY7C056V-A的I/00L I/07L-A， I/09L I/16L-A，AOL A13L-A，R/WL-A, BO B4-A，CY7C056V-B 的 I/00L I/07L-B， I/09L I/16L-B，AOL A13L-B，R/WL-B, BO B4-B 相連。其中DSP2407-B的Ι/0-Β輸出管腳分別通過第一輸出使能線R，第一芯片使能線 R2，第一芯片使能線Rl，第一信號(hào)量使能線R控制CY7C056V-A的OER-A，CElR-A, CEOR-A,SEMR-A。CY7C056V-A的INTR-A，BUSYR-A分別通過第一中斷線R，第一忙狀態(tài)線R輸出至 DSP2407-B的Ι/0-Β輸入管腳。DSP2407-B的Ι/0-Β輸出管腳又分別通過第二輸出使能線 R，第二芯片使能線R2，第二芯片使能線Rl，第二信號(hào)量使能線R控制CY7C056V-B的OER-B， CElR-B, CEOR-B, SEMR-B。CY7C056V-B 的 INTR-B，BUSYR-B 分別通過第二中斷線 R，第二忙 狀態(tài)線R輸出至DSP2407-B的I/O-B輸入管腳。DSP2407-B的DO D16-B、AO A13-B、 Ι/0-Β分別通過數(shù)據(jù)總線R，地址總線R，控制總線R與CY7C056V-A的I/00R I/07R-A， I/09R I/16R-A，AOR A13R-A，R/WR-A, BM-A，SIZE-A，WA-A，BA-A，CY7C056V-B 的 I/OOR I/07R-B, I/09R I/16R-B，AOR A13R-B，R/WR-B, BM-B, SIZE-B, WA-B, BA-B 相連。
DSP2407-A, DSP2407-B, CY7C056V-A, CY7C056V-B 交互過程為周期交互過程，其中 一個(gè)周期交互過程如下DSP2407-A通過第一芯片使能線L2，第一芯片使能線Ll控制CY7C056V-A，通 過第一信號(hào)量使能線L使能CY7C056V-A信號(hào)量讀寫功能，并通過寫0至I/00L-A，獲得 CY7C056V-A的控制權(quán)，隨后通過第一信號(hào)量使能線L關(guān)閉CY7C056V-A信號(hào)量讀寫功能。 DSP2407-A通過數(shù)據(jù)總線L，地址總線L，控制總線L寫入從高速I/O總線接收到的實(shí)時(shí)數(shù) 據(jù)至CY7C056V-A，并且讀出上一周期DSP2407-B寫入的實(shí)時(shí)反饋偏差數(shù)據(jù)。與此同時(shí)， DSP2407-B通過第二芯片使能線R2，第二芯片使能線Rl控制CY7C056V-B，通過第二信號(hào)量 使能線R使能CY7C056V-B信號(hào)量讀寫功能，并通過寫0至I/00R-B，獲得CY7C056V-B的控 制權(quán)，隨后通過第二信號(hào)量使能線R關(guān)閉CY7C056V-B信號(hào)量讀寫功能。DSP2407-B通過數(shù) 據(jù)總線R，地址總線R，控制總線R讀出CY7C056V-B中上一周期DSP2407-A寫入的實(shí)時(shí)數(shù)據(jù)， 進(jìn)行實(shí)時(shí)輸出，并且寫入上一周期采集到的偏差數(shù)據(jù)。待上述過程進(jìn)行完畢后，DSP2407-A通過第一信號(hào)量使能線L使能CY7C056V-A信 號(hào)量讀寫功能，并通過寫1至I/00L-A，釋放CY7C056V-A的控制權(quán)，隨后通過第一信號(hào)量使 能線L關(guān)閉CY7C056V-A信號(hào)量讀寫功能。隨后DSP2407-A通過第一芯片使能線L2，第一 芯片使能線Ll放棄控制CY7C056V-A。與此同時(shí)，DSP2407-B通過第二信號(hào)量使能線R使能 CY7C056V-B信號(hào)量讀寫功能，并通過寫1至I/00R-B，釋放CY7C056V-B的控制權(quán)，隨后通過 第二信號(hào)量使能線R關(guān)閉CY7C056V-B信號(hào)量讀寫功能。隨后DSP2407-B通過第二芯片使 能線R2，第二芯片使能線Rl放棄控制CY7C056V-B。接著DSP2407-A將按以上過程對(duì)CY7C056V-B進(jìn)行上述操作，而DSP2407-B將按以 上過程對(duì)CY7C056V-A進(jìn)行上述操作。DSP2407-A, DSP2407-B 將按上述過程周期交替地對(duì) CY7C056V-A, CY7C056V-B 進(jìn)行 讀寫操作，從而解決數(shù)據(jù)的實(shí)時(shí)輸出與數(shù)據(jù)高速通訊之間的矛盾，也為偏差數(shù)據(jù)實(shí)時(shí)上傳 所產(chǎn)生的通訊負(fù)荷提供了解決方法。本發(fā)明中數(shù)據(jù)交互過程為“上位機(jī)一核心控制模件一通訊同步分發(fā)模件一各輸出 模件”和“各輸出模件一通訊同步分發(fā)模件一核心控制模件一上位機(jī)”雙向數(shù)據(jù)交互。且對(duì) 于各模件的數(shù)據(jù)存儲(chǔ)量將隨著從上位機(jī)_核心控制模件_通訊同步分發(fā)模件_各輸出模件 的方向依次減小，所以數(shù)據(jù)的交互周期也將依次減小。雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技 術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的修改和完善，因此本發(fā)明的保護(hù)范 圍當(dāng)以權(quán)利要求書所界定的為準(zhǔn)。
權(quán)利要求
一種快速模擬量/開關(guān)量記錄測(cè)試裝置，包括核心控制模件(7)、通訊同步分發(fā)模件(8)、開關(guān)量輸出模件(10)以及為上述模塊提供電源的電源模件(12)，其特征在于，所述測(cè)試裝置還包括模擬量輸出模件(9)，所述核心控制模件(7)通過以太網(wǎng)(2)與上位機(jī)(1)連接，并通過PCI總線(14)與所述通訊同步分發(fā)模件(8)連接；所述通訊同步分發(fā)模件(8)通過高速I/O總線(15)和同步控制線(16)連接至所述模擬量輸出模件(9)和所述開關(guān)量輸出模件(10)，并且通過同軸電纜(17)連接至GPS接收裝置(5)，所述通訊同步分發(fā)模件(8)與所述上位機(jī)(1)通過所述GPS接收裝置(5)實(shí)現(xiàn)時(shí)間基準(zhǔn)的同步。
2.如權(quán)利要求1所述的快速模擬量/開關(guān)量記錄測(cè)試裝置，其特征在于，所述通訊同 步分發(fā)模件(8)包括通過內(nèi)部高速總線(1111)相連的FPGA核心處理器(1101)、DC/DC電 路(1108)、電源穩(wěn)壓電路(1107)、485電路(1106)、高精度晶振電路(1110)、光耦隔離電 路(1109)、FLASH(1104)和SRAM(1105)，所述FPGA核心處理器(1101)配置成同步分發(fā)模 塊(1102)與通訊控制模塊(1103)，所述通訊控制模塊(1103)通過外部總線(1112)連接 FLASH(1104)與SRAM(1105)，擴(kuò)展其數(shù)據(jù)存儲(chǔ)區(qū)域，所述同步分發(fā)模塊(1102)直接采用硬 件描述語言配置而成。
3.如權(quán)利要求1所述的快速模擬量/開關(guān)量記錄測(cè)試裝置，其特征在于，所述模擬量輸 出模件(9)包括模擬量信號(hào)輸出卡件與模擬量輸出后傳卡件，兩者通過背板連接器和所述 通訊背板模件(11)連接，兩者分別位于通訊背板模件(11)兩側(cè)，與通訊背板模件(11)垂 直。
4.如權(quán)利要求3所述的快速模擬量/開關(guān)量記錄測(cè)試裝置，其特征在于，所述模擬量 信號(hào)輸出卡件包括第一DSP微處理器(901)、第二DSP微處理器(902)、第一雙口 RAM(904)、 第二雙口 RAM (905)和第一 SRAM (903)，第二 SRAM (917)；所述第一 DSP微處理器(901)通過 第一內(nèi)部總線(915)和所述第一雙口 RAM(904)、第二雙口 RAM(905)相連；所述第二 DSP微 處理器(902)通過第二內(nèi)部總線(916)和所述第一雙口 RAM(904)、第二雙口 RAM(905)相 連；所述第一 DSP微處理器(901)通過第一內(nèi)部總線(915)與第一 SRAM(903)連接用于輸 出控制電路數(shù)據(jù)存儲(chǔ)的擴(kuò)展，并經(jīng)光耦隔離電路(908)和同步控制線(16)相連同步控制 模擬量信號(hào)的輸出與采集；所述第二 DSP微處理器(902)通過第二內(nèi)部總線(915)與第二 SRAM017)連接用于輸出控制電路數(shù)據(jù)存儲(chǔ)的擴(kuò)展，并通過485電路(907)和高速I/O總線 (15)相連完成通訊收發(fā)。
5.如權(quán)利要求1所述的快速模擬量/開關(guān)量記錄測(cè)試裝置，其特征在于，所述開關(guān)量 輸出模件(10)包括開關(guān)量信號(hào)輸出卡件與開關(guān)量輸出后傳卡件，所述開關(guān)量信號(hào)輸出卡 件包括第一 MEGA8微處理(1001)、第二 MEGA8微處理(1002)、第一雙口 RAM(1003)和第二 雙口 RAM(1004)；所述第一 MEGA8微處理(1001)通過第一內(nèi)部總線(1013)和所述第一雙 口 RAM(1003)、第二雙口 RAM(1004)相連；所述第二 MEGA8微處理(1002)通過第二內(nèi)部總 線(1014)和所述第一雙口 RAM(1003)、第二雙口 RAM(1004)相連；所述第一 MEGA8微處理 (1001)經(jīng)光耦隔離電路(1008)和同步控制線(16)相連同步控制開關(guān)量輸?shù)妮敵雠c采集； 所述第二 MEGA8微處理(1002)通過485電路(1009)和高速I/O總線(15)相連完成通訊 收發(fā)。
6.一種快速模擬量/開關(guān)量記錄測(cè)試方法，采用權(quán)利要求4所述的快速模擬量/開關(guān) 量記錄測(cè)試裝置進(jìn)行測(cè)試，其特征在于，所述方法包括以下步驟(a)通過上位機(jī)(1)配置測(cè)試輸出數(shù)據(jù)；(b)上位機(jī)(1)通過核心控制模件(7)、通訊同步分發(fā)模件(8)與模擬量輸出模件(9)、 開關(guān)量輸出模件(10)進(jìn)行實(shí)時(shí)數(shù)據(jù)交互，模擬量輸出模件(9)、開關(guān)量輸出模件(10)輸出 配置數(shù)據(jù)，并且上傳輸出信號(hào)與原有S0E測(cè)試裝置配置輸出數(shù)據(jù)的偏差量；(c)被測(cè)S0E系統(tǒng)記錄輸出信號(hào)；(d)上位機(jī)(1)獲取偏差數(shù)據(jù)，糾正配置測(cè)試輸出數(shù)據(jù)，生成實(shí)際測(cè)試輸出數(shù)據(jù)；(e)被測(cè)S0E系統(tǒng)記錄數(shù)據(jù)與實(shí)際測(cè)試輸出數(shù)據(jù)進(jìn)行對(duì)比，判斷被測(cè)S0E系統(tǒng)是否滿足 測(cè)試要求。
7.—種如權(quán)利要求6所述快速模擬量/開關(guān)量記錄測(cè)試方法，其特征在于，所述步驟 (b)中實(shí)時(shí)數(shù)據(jù)交互包括以下步驟(A)所述上位機(jī)(1)通過以太網(wǎng)(2)與核心控制模件(7)以1秒的周期間隔交互數(shù)據(jù) fn息；(B)所述核心控制模件(7)通過PCI總線(14)與通訊同步分發(fā)模件(8)以100毫秒的 周期間隔交互數(shù)據(jù)信息；(C)所述通訊同步分發(fā)卡件(8)通過高速I/O總線(15)分別與模擬量輸出模件(9)和 開關(guān)量輸出模件(10)以10毫秒的輪詢周期交互數(shù)據(jù)信息。
8.—種如權(quán)利要求7所述的快速模擬量/開關(guān)量記錄測(cè)試方法，其特征在于，所述步驟 (C)中通訊同步分發(fā)卡件(8)和模擬量輸出模件(9)數(shù)據(jù)交互過程如下所述第二 DSP微處理器(902)通過485電路(907)獲取高速I/O總線(15)上的下周 期配置輸出數(shù)據(jù)，并且通過第二內(nèi)部總線(915)控制第一雙口 RAM(904)，并下發(fā)下周期配 置數(shù)據(jù)至第一雙口 RAM(904)；待發(fā)送完成后，第二 DSP微處理器(902)通過第二內(nèi)部總線 (915)從第一雙口 RAM(904)獲取上周期的模擬量信號(hào)偏差數(shù)據(jù)，并通過485電路(907)上 傳至通訊同步分發(fā)卡件(8)；與此同時(shí)，第一 DSP微處理器(901)通過第一內(nèi)部總線(915) 控制第二雙口 RAM(905)，并且通過第一內(nèi)部總線(915)從第二雙口 RAM(905)獲取本周期的 配置輸出，進(jìn)行模擬量信號(hào)輸出；并且第一 DSP微處理器(901)實(shí)時(shí)采集輸出信號(hào)，并通過 第一內(nèi)部總線(915)上傳至第二雙口 RAM(905)；所述第一 DSP微處理器(901)，第二 DSP微處理器(902)將按上述過程周期交替地對(duì)第 一雙口 RAM (904)，第二雙口 RAM (905)進(jìn)行讀寫操作。
9.一種如權(quán)利要求7所述的快速模擬量/開關(guān)量記錄測(cè)試方法，其特征在于，所述步 驟(C)中上傳輸出信號(hào)與原有S0E測(cè)試裝置配置輸出數(shù)據(jù)的偏差量實(shí)現(xiàn)方法如下所述模 擬量輸出模件(9)和開關(guān)量輸出模件(10)中設(shè)置有輸入采集電路，所述測(cè)試裝置預(yù)設(shè)各模 擬量最大偏差和各開關(guān)量翻轉(zhuǎn)最大偏差時(shí)段，當(dāng)實(shí)時(shí)采集參數(shù)超出該模擬量最大偏差或該 開關(guān)量翻轉(zhuǎn)最大偏差時(shí)段時(shí)，通過通訊同步分發(fā)模件(8)、核心控制模件(7)上傳實(shí)時(shí)采集 參數(shù)至所述上位機(jī)(1)糾正輸出參數(shù)。
全文摘要
本發(fā)明公開了一種快速模擬量/開關(guān)量記錄測(cè)試裝置及其測(cè)試方法，所述裝置包括核心控制模件、通訊同步分發(fā)模件、開關(guān)量輸出模件以及為上述模塊提供電源的電源模件，其中，所述測(cè)試裝置還包括模擬量輸出模件，所述核心控制模件通過以太網(wǎng)與上位機(jī)連接，并通過PCI總線與所述通訊同步分發(fā)模件連接；所述通訊同步分發(fā)模件通過高速I/O總線和同步控制線連接至所述模擬量輸出模件和所述開關(guān)量輸出模件，并且通過同軸電纜連接至GPS接收裝置，所述通訊同步分發(fā)模件與所述上位機(jī)通過所述GPS接收裝置實(shí)現(xiàn)時(shí)間基準(zhǔn)的同步。本發(fā)明提供的測(cè)試裝置及其測(cè)試方法，實(shí)現(xiàn)開關(guān)量與模擬量同步輸出控制，并提高系統(tǒng)輸出類型的擴(kuò)展配置能力。
文檔編號(hào)G05B23/02GK101859145SQ20101019839
公開日2010年10月13日 申請(qǐng)日期2010年6月10日 優(yōu)先權(quán)日2010年6月10日
發(fā)明者周海翔, 查章其, 王佳承, 王文忻, 韋炳舜, 韓寅馳 申請(qǐng)人:國(guó)核自儀系統(tǒng)工程有限公司