存儲器電路和電荷感測方法

文檔序號：6283307閱讀：200來源：國知局

專利名稱：存儲器電路和電荷感測方法
技術領域：
本發(fā)明涉及一種提供改良的感測放大器和相關的電壓參考調(diào)節(jié)器電路的電路和方法，適用于動態(tài)存儲電路之內(nèi)。
背景技術：
高度整合的半導體電路變得越來越重要，特別是對于生產(chǎn)具有電池的裝置，比如移動電話、便攜式計算機(例如膝上型計算機)、筆記本計算機、
個人數(shù)字助理(Personal Data Assistant, PDA)、無線郵件終端、MP3音像播放器、便攜式無線網(wǎng)頁瀏覽器以及類似的設備等等，而這些精密整合的電路逐漸地內(nèi)建了數(shù)據(jù)存儲的能力。
如此領域的普通技術人員所知的，這類的數(shù)據(jù)存儲可以是動態(tài)存儲單元的形式，其在內(nèi)部提供了電容性存儲存儲單元的陣列，每一個存儲單元均具有一個存取晶體管。存儲于存儲單元內(nèi)的數(shù)據(jù)實際上就是存儲于小電容器之上的一個電荷，而數(shù)據(jù)的存取通常是借著將所存儲的電荷輸出到耦接到感測放大器的一位線來完成。當存取晶體管作用時表示輸出數(shù)據(jù)，通常是通過耦接到該晶體管的柵極或控制端的字線來輸出。感測放大器是差動放大器。從存儲單元耦接到存儲器陣列的感測放大器的輸入和輸出線通常稱為位線或行線。感測放大器借著接收其中一個位線上的小差動電壓來操作，同時另一位線維持在(或耦接到) 一參考電壓。為了使用大量的存儲單元陣列實現(xiàn) 存儲裝置，耦接到一或多個差動感測放大器的成對全局位線(global bit line) 通常繞經(jīng)過存儲器陣列，而用以傳送和接收感測放大器的讀取和寫入數(shù)據(jù)的成對本地位線(local bit line)則以行的形式建構于子陣列中。本地位線通常規(guī)劃為行的形式，并耦接到存儲單元的列。全局位線也可耦接到另一個差動感測放大器，且最后耦接到用以將存儲器陣列的數(shù)據(jù)往來傳輸?shù)狡渌b置的輸入/輸出電路。
動態(tài)存儲單元可用于獨立或商用的存儲裝置中，例如動態(tài)隨機存取存儲器(Dynamic Random Access Memory, DRAM)集成電路(Integrated Circuit,
IC)。這些集成電路通常以卡的形式提供，并且裝上了多個一般商用的動態(tài) 隨機存取存儲器IC以產(chǎn)生完整的存儲器陣列。舉例來說，這些卡就是所謂的單直插存儲器模塊(Single In-line Memory Module, SIMM)或雙行存儲器模塊(Dual In-line Memory Module, DIMM)卡。這些卡就是存儲器的成品，并提供給臺式或膝上型計算機使用。在高階集成電路的生產(chǎn)中，嵌入式動態(tài) 存儲器逐漸地變得越來越重要。這些嵌入式存儲器模塊可以是以單一 IC提供整個系統(tǒng)的集成電路的一部分，此類的IC就是所謂的系統(tǒng)單芯片(System On Chip, SOC)或系統(tǒng)集成電路(System On Integrated Circuit, SOIC)裝置。這些系統(tǒng)單芯片裝置可用單一集成電路提供所有的電路以實現(xiàn)手機、個人數(shù) 字助理、數(shù)字磁帶錄影機(Video Cassette Recorder, VCR)、數(shù)字攝影機、數(shù)字相機、MP3播放器或是類似的設備等等。使用于這類裝置中的嵌入式存儲器在空間和功率消耗等方面必須非常有效率，并且與用來制作同一集成電路內(nèi)的邏輯電路和其他內(nèi)建電路的半導體制造工藝之間必須具有非常高的可靠性和相容性。一般來說，該類集成電路中的嵌入式存儲器稱為嵌入式動態(tài)隨機存取存儲器(Embedded DRAM, e-DRAM)。
圖1顯示一小部分的典型動態(tài)存儲器電路。動態(tài)存儲器必須固定周期更新，因為其所存儲的電荷會隨著時間而流失。如本領域普通技術人員所知，時序電路(硬件或軟件)可追蹤存儲單元最近一次存取的時間，并且在有需要的時候使電路對存儲單元做重新更新的動作。更新的動作借著在回存 (restore)或回寫(writeback)周期之前對存儲單元執(zhí)行一讀取動作來完成。
存儲單元的任何讀取動作是具有破壞性的，因此通常在周期的最后才執(zhí) 行存儲單元的回存(或回寫)動作。寫入動作指一讀取周期中，在該周期回存部分的期間內(nèi)個別的本地位線上存在著寫入數(shù)據(jù)。對于寫入動作，讀取數(shù) 據(jù)為寫入數(shù)據(jù)所取代(或覆寫)，然后再寫入存儲單元內(nèi)。實際的動態(tài)存儲器裝置以許多此類的存儲單元實現(xiàn)。
在圖1中，存儲單元MC耦接到字線(列)WL和位線(行)BL所形成的交叉點上。即使只說明了單一個存儲單元MC，但另一存儲單元也將耦接到多個字線WL和該位線BL所形成的每一個交叉點上。同樣地，圖l中多個存儲單元也將耦接到多個列線WL(在圖1中只顯示一條)和互補位線ZBL所形成的每一個交叉點上。存儲器電路的一部分可具有8、 16、 32、 64、 128 或更多的行，通常安排為字寬度，且許多字線(列)通常和位線交叉。傳統(tǒng) 上，字線(列)會安排成與行成正交的形式，如圖1中的簡化電路圖所述，雖然還有其他的安排方式。感測放大器SA耦接到一對本地位線BL,陣列中每一對的本地位線BL和ZBL將耦接到一類似的感測放大器SA。每個位線 BL和ZBL還通過使用行選擇控制線SSL和行選擇耦合晶體管T28及T29 耦接到全局位線GBL和ZGBL。以這樣的方式，許多存儲單元的行可安排成子陣列的形式，并且選擇性地耦接到全局位線。在某些特定的存儲周期內(nèi)，存儲單元(例如存儲單元MC)會耦接到每一對的全局位線。全局位線GBL 和ZGBL再耦接到另一差動感測放大器SA (圖未顯示)，并且所放大的感測數(shù)據(jù)會隨后輸出到輸入/輸出線。這些輸入/輸出線將安排成一群組以形成每一周期的字數(shù)據(jù)，舉例來說，存儲器裝置可以是一用8個輸入/輸出線形成一字的X8裝置，而X16、 X32、 X64、 X128寬的裝置也為公知技術。
圖2顯示公知存儲周期的時序。在圖2所示的時序之前，圖1的BLEQ 信號是作用的，因此通過晶體管T10、 T24和T25使得本地位線BL和ZBL 的電位為同一等電壓，或稱預充電電位Vref。在公知的DRAM裝置中，該預充電電壓Vref—般大約設定在正電源電壓Vdd —半的電壓值。
當作用的字線WL轉(zhuǎn)換成列選擇狀態(tài)的時候便開始存存儲取周期。因為圖1范例電路中的存存儲取晶體管Tc是N溝道MOS晶體管，因此字線WL 轉(zhuǎn)換成高的正電壓時會通過晶體管Tc將電容器Cc耦接到位線BL。字線WL 由地址解碼電路(圖未顯示)所提供，地址解碼電路根據(jù)之前提供給存儲器陣列的地址來決定存儲器陣列中的哪一列是有源的。由于地址解碼電路為公知技術，因此不在此多加敘述。在字線WL轉(zhuǎn)換到正電壓電平成為作用狀態(tài) 的短暫時間內(nèi)，存取晶體管Tc將存儲單元MC的電容Cc耦接到個別位線 BL，因而開始進行周期中電荷分享的動作。如果存儲單元MC中所存儲的數(shù) 據(jù)是邏輯1，則存儲電容Cc將把電壓加到已在電荷分享操作期間存在于位線 BL上的等電壓，因此相對將會在位線BL上看到一小電壓增量AVBL，如圖 2所示。如果所存儲的數(shù)據(jù)是邏輯0，則通過位線BL對存儲單元MC電容 Cc充電，存儲電容Cc將使得位線減掉該電壓。如本領域普通技術人員所知，這些邏輯數(shù)據(jù)的配置是任意且可反向的。在電荷分享開始不久之后，圖2的時序圖還說明存儲周期中感測部分的
動作。在此部分的存儲周期中，耦接到圖1中兩個下拉NMOS晶體管T33 和T34的控制線SN從Vdd/2的等電壓轉(zhuǎn)換到大約是Vss的低電壓?，F(xiàn)在，其中一個NMOS晶體管T33和T34的柵極輸入電壓與另一個不同，因此具有較高柵極正電壓的晶體管將導通電流，并且將另一邊的位線耦接到低電壓。以這樣的方式，所選擇的存儲單元MC的小輸入差動電壓為感測放大器 SA所感測。在圖2中，未選到的位線ZBL的電壓在這部分的周期開始下降。由于晶體管T33的柵極電壓比位線ZBL上的初始電壓稍微高一點，因此晶體管T33導通且開始導電，隨著位線ZBL電壓的下降，晶體管T33保持導通的狀態(tài)。相較之下，晶體管T34在其位線BL上的源極端有一電壓，再加上一微量電壓，這比感測周期一開始時從位線ZBL上所接收的柵極電壓還高，因此保持未導通。隨著晶體管T33的動作位線ZBL上的電壓更進一步下降，晶體管T34保持截止狀態(tài)且從未導電，因此位線BL上的電壓保持微量的增加，也就是將AVBL電壓與感測操作一開始時存在于位線BL上的 Vdd/2初始電壓相加。
下一步，如圖2所示，公知的存儲感測操作接著轉(zhuǎn)換到回存的動作。在回存的動作中(在公知的感測放大器中，回存的動作通常比感測的動作慢一些時間發(fā)生，一般是一或多個邏輯門的延遲)，控制信號SP從初始的等電壓轉(zhuǎn)換到高電位，例如Vdd。在這時間點感測放大器SA中的P溝道MOS 晶體管T36和T37就變得很重要。在圖1中，可以看出耦接到控制信號SP 的節(jié)點上升到一高電壓。此時晶體管T36在位線ZBL上的柵極有一低電壓，由于它是PMOS晶體管，因此它會導通并且將位線BL耦接到控制信號SP 的高電壓。這使得位線BL的電位從Vdd/2 (位線BL上的初始電壓)加所感測的差動電壓AVBL提升到邏輯1的高電壓，或大約等于Vdd。晶體管T37 于位線BL上的柵極具有此電壓，且由于此電壓比其源極的電壓高，因此該晶體管保持截止狀態(tài)。隨著位線BL上的電壓增加，晶體管T33進一步導通且更完全地將位線ZBL耦接到控制線SN的低電壓，因此兩個位線BL和ZBL 現(xiàn)在為全邏輯電壓電平的邏輯1和邏輯0。存儲器周期中的這個時間點，字線WL仍然是作用狀態(tài)，因此位線BL上的高電壓也耦接入存儲單元MC，也即存儲單元MC的存取晶體管Tc將把此高電壓耦接入存儲單元MC的存儲電容Cc，并且回存所存儲的電荷使存儲單元MC可更進一步的存取。
最后，當圖1中的本地位線BL和ZBL借著操作行選擇線SSL (見圖2) 耦接到全局位線GBL和ZGBL時，表示已經(jīng)完成感測的周期。這個動作使得位線BL和ZBL上電壓電位所表示的數(shù)據(jù)耦接到全局位線GBL和ZGBL 以便讓存儲器外部的電路使用(未顯示在圖1中)。
以上所討論的感測放大器、行選擇和預充電電路只是其中一個達成預充電、感測和電荷分享操作的已知方法。在公知的DRAM裝置中，其他的方法也包括使用虛擬單元(dummy cell)提供感測所需的參考電壓。在使用虛擬單元的方法中，借著選擇一耦接到未選擇位線的虛擬單元來提供電壓給該未選擇的位線，因此被感測的存儲單元不需要同時存儲O和1的電荷。反而，借由操作虛擬單元因而只有一邏輯值，該存儲器在選擇的位線上并無電壓的效應，同時虛擬單元提供一微量電壓于未選擇的位線上。感測放大器接著感測位線上的一負電壓差(相對于虛擬單元于未選擇^I線上所產(chǎn)生的一電壓增量)。2005年10月ll號所發(fā)表的美國專利(編號6,954,371，作者Hokari) 于各種的實施例中描述了使用虛擬單元的感測機制。
如果使用虛擬單元，則需要多余的硅面積給虛擬單元的電容、選擇晶體管以及用來選擇虛擬單元的虛擬字線。這些面積的需求影響了封裝的密度 (因為每存儲存儲位所用的硅面積增加了)，因此在硅面積為重要因素的應用中為不受歡迎的，例如e-DRAM的應用。
另一公知方式是使用電壓調(diào)節(jié)機制建立位線預充電、感測以及存儲單元極板所需的電壓(耦接到存儲單元中存儲電容一極板的正或負電壓)。2002 年2月26號所發(fā)表的美國專利(編號6,351,426，作者Ohsawa)說明了一低的供應電壓，用以產(chǎn)生列和行解碼器的供應電壓、用以執(zhí)行預充電的電壓
VBL，以及用以供應存儲單元極板的電壓VpL。該公知技術也描述了其他的電壓調(diào)節(jié)器。美國電機電子工程師學會(Institute of Electrical and Electronic Engineers,正EE)于2005年1月3日到7日所舉辦的第18次超大型集成電路(Very Large Scale Integrated circuit, VLSI)設計的國際會議會刊中的第 522至lj 527頁，有一篇標題為"On-Chip Voltage Regulators with improved Transient Response"的論文，描述了一芯片內(nèi)建的電壓調(diào)節(jié)器在驅(qū)動級具有一動態(tài)漏電元件(dynamic leakage element)，用以當負載電流改變時提升電壓調(diào)節(jié)器的暫態(tài)行為。美國電機電子工程師學會于2004年7月25日到28日所舉辦的第47屆國際中西部電路理論研討會，在第一冊會刊中第1-141到 1_144頁，有一篇標題為"Performance Evaluation of CMOS Low Drop-Out Voltage Regulators"的論文說明了三個用以調(diào)節(jié)負載的低壓降電壓調(diào)節(jié)器 (LowDrop Out, LDO)，并且比較了這三個不同電路的效能。
因此，需要把存儲器陣列嵌入于具有數(shù)字或模擬電路的集成電路內(nèi)。這些嵌入式存儲器陣列的布線特征必須和其他的數(shù)字電路相容，并且提供較高的封裝密度或占據(jù)較少的存儲單元硅面積。這些存儲器必須非常可靠且沒有存儲單元干擾(cell disturb problem)問題。為了減少功率消耗，大部分的做法是降低供應電壓Vdd的電平。如本領域普通技術人員所知，先進半導體制造工藝中若要達到可靠的DRAM操作可能會限制可用的供應電壓Vdd電平。存儲單元干擾問題在公知技術中是常見的，尤其是隨著技術的進步使得外觀越來越小的時候。因此，需要使用一種初期寫入(Early write)周期以增加寫入操作期間內(nèi)選擇的位線上的數(shù)據(jù)的可用時間。然而，本領域普通技術人員均知此方法將導致存儲單元干擾的錯誤情況。在存儲單元干擾錯誤中，未選擇位線上的存儲單元可使其存儲的電荷改變，并在未來的周期產(chǎn)生錯誤的存儲器讀取操作。公知的電路需要另外的寫入選擇線隔離未選擇的存儲單元以避免存儲單元干擾問題，但這些多余的控制線也增加了所需的硅面積。
因此，需要一種可提供可靠的高速感測操作的存儲感測放大器和參考電壓電路(特別是對于嵌入式DRAM陣列)，其不需要公知技術中所須具備的多余寫入選擇信號或虛擬單元，也不會相對地增加所需的硅面積。

發(fā)明內(nèi)容
本發(fā)明所述的實施例可解決上述相關的問題，并同時達到技術的優(yōu)勢。本發(fā)明的實施例提供改善感測放大器的操作的電路和方法，同時也提供改善感測放大器中所用的參考電壓的電路和方法，其不需要使用虛擬單元或另外的寫入選擇信號來使能高速的感測放大器操作。
本發(fā)明的一優(yōu)選實施例提供了一全Vdd的感測放大器，其中參考電壓從一芯片內(nèi)建的電壓調(diào)節(jié)器耦接到未選擇的位線。
本發(fā)明的另一優(yōu)選實施例提供一感測放大器，其全局位線到本地位線的路徑上具有分離的讀取和寫入路徑。本地位線并未直接耦接到全局位線，因而可避免公知技術中的存儲單元干擾問題。反而，數(shù)據(jù)的電壓用以控制將適當?shù)母吆偷碗娢获罱拥轿痪€。
本發(fā)明的另一優(yōu)選實施例提供一改良的電壓調(diào)節(jié)器電路，用以提供參考電壓到未選擇的位線。該改良的電壓調(diào)節(jié)器電路提供比Vdd低一既定邊限的電壓。該調(diào)節(jié)器使用三級的電路改良效能。第一級是一差動反饋放大器，第
二級是一共源極放大器，第三級是耦接到一電流源的NMOS驅(qū)動晶體管。該調(diào)節(jié)器提供所需的電流下拉能力，以便將未選擇的位線快速下拉到比Vdd預
充電電壓小一既定值的參考電壓。
在另一優(yōu)選實施例中，電壓調(diào)節(jié)器電路提供一大約是80%的預充電電壓 Vdd的參考電壓Vref給未選擇的位線。在另一優(yōu)選實施例中，感測放大器和位線電路使用全Vdd電平的預充電，并且由該電壓調(diào)節(jié)器電路提供一參考電壓Vref以感測是否比Vdd小。
在感測存儲單元數(shù)據(jù)的一較佳方法中，使用全Vdd的感測放大器將存儲器陣列中所選擇的位線預充電到Vdd的電平，而未選擇的位線是比Vdd低的參考電壓Vref。如果選擇的存儲單元存儲一電荷，也即存儲邏輯l的值，則感測期間該位線處于高電位的狀態(tài)，因此處于比未選擇位線的電壓還高的狀態(tài)以進行感測的動作。如果存儲單元是存儲0則表示存儲電容并未充電，因此會于電荷分享期間把選擇的位線放電到比未選擇位線的參考電壓還低的電壓，也即代表O的數(shù)據(jù)，因此處于比未選擇位線的電壓還低的狀態(tài)以進行感測的動作。
在另一較佳方法中，Vdd的預充電電壓耦接到存儲器陣列中的本地位線和互補本地位線。在一存儲周期期間選擇的位線耦接到一存儲單元?；パa未選擇位線耦接到比預充電電壓Vdd低一既定值的參考電壓。該參考電壓由一電壓調(diào)節(jié)器提供。本地位線上的差動電壓由一動態(tài)閂鎖差動感測放大器所感測。一對全局位線于讀取周期接收由差動感測放大器所輸出的電壓。在寫入周期期間，全局位線上所代表的數(shù)據(jù)耦接到本地位線，并且寫入所選擇的存儲單元。本地位線和全局位線并不直接耦接。
在另一較佳方法中，一對互補全局位線的寫入數(shù)據(jù)耦接到一對本地位線，并且通過寫入晶體管耦接到感測放大器，方式是將寫入晶體管的控制端耦接到全局位線，并且對應全局位線上的數(shù)據(jù)將其中一本地位線耦接到地電壓。
本發(fā)明提供了一種存儲器電路，包括至少一存儲單元存儲用以表示數(shù) 據(jù)的一電荷，上述存儲單元耦接到一字線信號和一本地位線信號，并且對應于上述字線信號的電壓，輸出一小電壓值于上述本地位線信號上；一感測放
大器電路耦接到上述本地位線信號和另一互補本地位線信號，接收上述本地位線信號和上述互補本地位線信號之間的一小信號差動電壓，并且具有一閂鎖電路用以接收上述小信號差動電壓，上述感測放大器電路的輸出耦接到上述本地位線信號和上述互補本地位線信號，并且上述感測放大器電路接收一
使能控制信號；一等電壓電路耦接到上述本地位線信號和上述互補本地位線信號，并對應于一等電壓信號提供一正供應電壓，以及一電壓調(diào)節(jié)器電路對應于一控制信號選擇性地耦接到上述本地位線信號和上述互補本地位線信號的其中之一，并且輸出一正參考電壓于上述個別位線之上，其中上述正參考電壓比上述正供應電壓小一既定值。
本發(fā)明提供了一種電荷感測方法，適用于感測一電容存儲存儲裝置中的一電荷，包括提供一位線選擇性耦接到一存儲單元，上述存儲單元對應于耦接到上述存儲單元的一字線上的一信號，存儲電荷于一電容之內(nèi)；耦接一感測放大器到上述位線，并且于一感測放大器使能信號所對應的一感側(cè)操作期間，接收一共享的電荷；耦接上述感測放大器到一互補位線；耦接一等電壓電路到上述位線和上述互補位線，其中上述等電壓電路對應一等電壓控制信號，提供一預充電正供應電壓于上述位線和上述互補位線上；對應一控制信號耦接一電壓調(diào)節(jié)器到上述互補位線，其中上述電壓調(diào)節(jié)器輸出比上述預充電正供應電壓還小的一正參考電壓；對應于上述字線上的一正電壓，耦接上述存儲單元到上述位線；在上述感測放大器使能信號所對應的上述感側(cè)操作期間，將介于上述位線和上述互補位線之間的一差動電壓接收到上述感測放大器內(nèi)，以及從上述感測放大器將一全邏輯電平差動輸出電壓輸出到上述位線和上述互補位線上。
本發(fā)明可簡化e-DRAM存儲單元陣列所需的時序控制，且最大化一給定周期中可能的隨機存取列周期時間。與傳統(tǒng)DRAM陣列中所使用的公知推挽式電壓調(diào)節(jié)器相比，本發(fā)明優(yōu)選實施例的電壓調(diào)節(jié)器也提供了 20%的負載調(diào)節(jié)。
前述的內(nèi)容大致敘述了本發(fā)明的技術特征和優(yōu)勢，因此本領域普通技術人員將可更了解本發(fā)明以下的詳細說明。本發(fā)明其他的特征和優(yōu)點將于其后說明，這些特征和優(yōu)點同時為本發(fā)明權利要求的基礎。任何本領域普通技術人員所要了解的是，可用本發(fā)明所揭示的觀念和特定實施例為基礎來修改或設計其他的架構或處理方法以達成與本發(fā)明相同的目的。因此在不脫離本發(fā) 明的精神和范圍內(nèi)，當可做部分的改動與修改。

通過以下的圖示可更了解本發(fā)明所揭示的所有實施例的各個觀點。同一個標號于全文代表同一個元件。
圖1顯示一小部分的典型動態(tài)存儲器電路；圖2顯示公知存儲周期的時序；
圖3顯示本發(fā)明第1優(yōu)選電路實施例所述的一全Vdd電平的感測放大器和一全局和本地位線；
圖4顯示用于圖3的優(yōu)選實施例的感測放大器電路中的控制信號的操作時序圖5和圖6描述了圖3中感測放大器的基本操作；
圖7說明用以提供參考電壓給圖3的感測放大器的一電壓調(diào)節(jié)器電路的優(yōu)選實施例的簡化電路圖8顯示圖7中較佳調(diào)節(jié)器電路的詳細電路圖9a 9c說明一試驗性質(zhì)的半導體制造工藝模型的三個不同的制造工藝邊界中，在調(diào)節(jié)器耦接到該陣列的情況下Vbl和參考電壓Vref之間的電壓差；以及
圖10以簡化的方框圖形式說明集成電路1，包括一嵌入式DRAM陣列
其中，附圖標記說明如下 1 集成電路
3 嵌入式動態(tài)隨機存取存儲器
5 存儲器陣列 7 電壓調(diào)節(jié)器9 數(shù)字信號處理器 71 第一級
75 第三級
11 模擬數(shù)字轉(zhuǎn)換器
73 第二級
biasn、 biasp 偏壓電壓
BL、 ZBL 位線
BLEQ、 RWL、 SN、 SP、 VEQ、 ZRWL 控制信號
Cc 存儲電容
ENBL、 ENBBL 使能輸入
GBL、 MIO、 ZGB、 ZMIO 全局位線
inp、 Vref 參考電壓 inn 反饋電壓
MC 存儲單元 Rl、 R3 電阻
SA 感測放大器 SSL 行選擇控制信號
Tc 存取晶體管
T10、 T24、 T25、 T28、 T29、 T33、 T34、 13、 17、 19、 123、 136、 137、 140、 142、 151、 155、 157、 M33、 M34 畫OS晶體管
T36、 T37、 II、 15、 111、 113、 115、 117、 119、 124、 125、 131、 133、 134、 138、 144、 146、 159、 M35、 M37、 M39 PMOS晶體管
Tgate 1、 Tgate 1 傳輸柵 Vdd 供應電壓
Vss 地電壓 WL 字線
具體實施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施
例，并配合所附附圖，作詳細說明如下
圖3顯示本發(fā)明第1優(yōu)選電路實施例所述的一全Vdd電平的感測放大器
SA和一全局和本地位線。在圖3中，一范例的存儲單元MC位于字線WL (列)和本地位線BL的交叉點。即使圖未顯示，其他許多的存儲單元也以相同的方式排放以完成該存儲器陣列?；パa位線ZBL也同樣和位線BL平行。存儲單元MC包括一存取晶體管(為求清晰故圖未顯示)和一存儲電容(為求清晰故圖未顯示)。該存取晶體管具有一耦接到字線WL的控制輸入，該存儲電容通過存取晶體管耦接到對應于字線WL的位線BL。存儲單元MC 內(nèi)的存儲電容將存儲一代表邏輯0或1的電荷。在圖3的實施例中，電容充電代表存儲1的值，而放電代表存儲0的值。該實施例并非用以限定本發(fā)明，因此電容存儲電荷也可代表邏輯0的值。
根據(jù)VEQ的低電位輸入，圖3中PMOS晶體管124和125所構成的等電壓電路將Vdd電壓耦接到位線BL和ZBL。感測放大器SA為一動態(tài)閂鎖感測放大器，當所選擇的存儲單元MC和其中一位線的電荷分享操作開始后，用以感測介于位線BL和ZBL之間的一微小差動電壓AVBL (圖未顯示)。存儲周期開始后，當字線WL上的電壓發(fā)生轉(zhuǎn)換時即開始電荷分享的操作。
N溝道晶體管140和142以及P溝道晶體管146和144形成兩個獨立的全局位線耦合路徑，區(qū)分為寫入(N溝道晶體管I40和I42)以及讀取(P溝道晶體管I46和I44)兩個部分。根據(jù)本地位線BL和ZBL上的讀取數(shù)據(jù)，全局位線ZMIO和MIO于讀取周期間通過P溝道晶體管146和144耦合到電壓 Vdd。因為P溝道晶體管I46和I44會將數(shù)據(jù)反向，也即在讀取周期期間本地位線BL上的低電壓將使得晶體管146把全局位線ZMIO耦接到Vdd，因此全局位線ZMIO和MIO針對本地位線BL和ZBL而保留。以這樣的方式，介于本地位線BL、 ZBL和全局位線ZMIO、 MIO之間的數(shù)據(jù)反向是可預期的。
同樣地，圖3中的晶體管140和142形成從全局位線MIO和ZMIO到本地位線BL和ZBL的寫入路徑。全局位線MIO和ZMIO上的寫入數(shù)據(jù)并未直接耦接到本地位線BL和ZBL。反而在一寫入周期間內(nèi)，全局位線MIO和 ZMIO上的數(shù)據(jù)將把其中一個本地位線BL和ZBL耦接到控制線SN上的電壓?？刂凭€SN上的電壓在感測和回存部分的存儲周期中為低電位，這部分以下將作詳細說明。對照圖1的傳統(tǒng)感測放大器SA，其控制線SP和SN維持在一半的Vdd電平，與感測放大器未使能時本地位線BL和ZBL上的電壓相同，但在圖3的感測放大器的優(yōu)選實施例中，當感測放大器使能時，它將把SP拉到完整的電平1而把SN拉到完整的電平0。
圖3中的晶體管I31和I38是P溝道晶體管(P溝道晶體管為佳，因為它們用來導通一個接近Vdd的電壓值)，用以于操作期間把參考電壓Vref 耦接到未選擇的本地位線?？刂凭€RWL和ZRWL決定晶體管131和138哪個在一特定的存儲周期中為作用狀態(tài)。如下所述，本發(fā)明的優(yōu)選實施例提供一調(diào)整的參考電壓Vref，用于圖3完整Vdd電平的感測放大器SA中以提供感測操作期間所用的差動參考電壓。晶體管131和138決定該參考電壓(其
比Vdd電壓低一預定的邊限)何時耦接到未選擇的位線，比如說于讀取操作期間(以下將會描述)。Vref—般可為大約80M的Vdd，而在另一優(yōu)選實施例中，可低到75%的Vdd而高到85%的Vdd。
圖3的感測放大器SA和位線的安排形式具有多個重要的觀點。如圖所示，全局位線MIO和ZMIO并未直接耦接到本地位線BL和ZBL。取而代之的是，根據(jù)讀取操作，晶體管140、 142、 144和146將電壓耦接到本地位線 BL和ZBL。執(zhí)行寫入操作的全局位線上的數(shù)據(jù)決定本地位線BL和ZBL上的電壓。此感測方法使用全Vdd電平的預充電電壓，而參考電壓Vref低于此預充電電壓，因此對于l的邏輯值而言，所選擇的位線上的電壓不需要改變。
圖4顯示用于圖3的優(yōu)選實施例的感測放大器電路中的控制信號的操作時序圖。在圖4中，在存儲周期開始之前VEQ是低電位，使得P溝道晶體管將預充電電壓Vdd耦接到兩個本地位線BL和ZBL。就在預充電完成后且字線電壓轉(zhuǎn)換前，未選擇的位線(在此是ZBL)接著耦接到參考電壓Vref，這是由晶體管138根據(jù)控制線ZRWL進入低電位的動作所執(zhí)行。
字線WL轉(zhuǎn)換到高電壓的時候就開始存儲周期，因而開始位線BL上的電荷分享動作。存儲單元將借由字線WL的動作耦接到位線BL，且根據(jù)存儲電容上的電荷狀態(tài)，位線的電壓(其預先充電到Vdd)可保持在高的電壓電平(如果存儲單元中的存儲電容為完全充電的狀態(tài)，也即代表存儲1)。如果存儲電容是放電的狀態(tài)(也即存儲于存儲單元中是邏輯O的值)，位線 BL于電荷分享的期間將降低到較低的電壓值。位線上該較低的電壓值比未選擇的互補位線ZBL上的參考電壓還小，以便讓感測放大器SA可分辨是存儲l (于電荷存儲周期期間，選擇的位線的電壓比Vref大)或存儲O (于感測期間，選擇的位線的電壓比參考電壓Vref小)。
在感測放大器的電荷分享操作之后，圖4的時序圖更說明了感測的操作。在操作期間，SN控制線轉(zhuǎn)換成低電壓，其提供了該低電壓給感測放大器SA 內(nèi)的N溝道晶體管(或下拉晶體管)，這些晶體管用以完成感測和回存部分的操作。而感測放大器SA的動態(tài)閂鎖操作將使得具有較高的電壓的本地位線BL或ZBL于感測周期期間轉(zhuǎn)換到全Vdd電平，而使得具有較低的電壓的本地位線ZBL或BL轉(zhuǎn)換到全低電位的電平。對于讀取周期，當字線WL降回非作用的低電位電平時表示把數(shù)據(jù)回存到存儲單元MC。當控制線SN上的電壓轉(zhuǎn)換到高電位時即結(jié)束感測和回存的操作(也即使感測放大器失能 (disable))。接著預充電電壓VEQ降回低電壓電平，而預充電電壓VEQ 通過再次將本地位線BL和ZBL等電壓化以進行下個存儲周期的動作。
從全局位線到本地位線的寫入操作，以及從本地位線到全局位線的讀取操作需要另外做說明。周期的一開始全局位線MIO和ZMIO是低電壓電平，接著這些線還耦接到另一感測放大器(圖未顯示)，其可感測一小電位差并且將電壓的差值放大到完整的邏輯電平，最后再輸出到輸入/輸出電路(對于讀取操作)。
在讀取周期中，P溝道晶體管144和146根據(jù)感測操作后本地位線BL和 ZBL上的電壓決定哪一個全局位線ZMIO和MIO耦接到正電壓Vdd。因此，如果從字線WL所選擇的存儲單元MC讀取到的是0，則位線BL的電位在電荷分享期間會掉到比位線ZBL上的Vref還低，節(jié)點SN電壓的下降會使感測放大器開始感測周期和回存周期。N溝道下拉晶體管136和137會鎖定 (latch)此小電壓差，位線BL的電壓會掉到低電壓電平，而未選擇的位線 ZBL的電壓會升到全Vdd電平。接著讀取晶體管144于其柵極輸入端會有一高電壓，并且將不會導通，因此全局位線MIO維持低電位。而讀取晶體管 146會導通，因為位線BL上的低電壓耦接到其柵極端，因此Vdd電壓將耦接到全局位線ZMIO。讀取操作因而于感測周期將數(shù)據(jù)反向，而為了產(chǎn)生這樣的效應，本地位線BL所控制的P溝道讀取晶體管需耦接到互補全局位線 ZMIO，而本地位線ZBL所控制的P溝道讀取晶體管則耦接到互補全局位線 MIO。
如果是相反的情況，從存儲單元所讀取到的數(shù)據(jù)是1，則存儲電容耦接到本地位線BL時將會充電。在電荷分享操作期間，位線BL將保持高電位，而未選擇的互補位線ZBL保持在參考電壓Vref。 Vref電壓比現(xiàn)在本地位線 BL上的高電壓電平還低。在這個例子中，當控制線SN上的電壓下降而使感測放大器開始感測和回存小差動電壓時，感測放大器會鎖定所感測的電壓而把位線BL和ZBL分離，進而使位線ZBL上為低電壓而位線BL上為高電壓。在這個例子中，讀取晶體管I44的柵極輸入端上是低電壓，因此正Vdd電壓會耦接到全局位線MIO。對照之下，讀取晶體管146耦接到本地位線BL的柵極輸入端是正電壓，因此全局位線ZMIO會保持低電位。因此，選擇的存儲單元MC內(nèi)所存儲的1將以位線MIO上的1所表示，也即比互補全局位線ZMIO還高的小正電壓，其可提供給輸入輸出電路中的輸入輸出差動感測放大器感測。
圖3的位線和感測放大器電路也執(zhí)行全局位線ZMIO和MIO的寫入操作。寫入路徑經(jīng)過N溝道晶體管I40和I42，而全局位線ZMIO和MIO上的電壓電平用以控制控制線SN上的電壓是否耦接到本地位線BL和ZBL。以這樣的方式，全局位線的數(shù)據(jù)不會直接耦接到本地位線，但這些數(shù)據(jù)會決定回存存儲周期期間內(nèi)本地位線上的電壓。因此，之前存儲周期所感測的讀取數(shù)據(jù)將被全局位線所決定的寫入數(shù)據(jù)所取代。再次說明的是，全局位線的數(shù) 據(jù)與本地位線是反向的，這代表將ZMIO的寫入數(shù)據(jù)耦接到本地位線BL，以及將MIO的寫入數(shù)據(jù)耦接到本地位線ZBL。
現(xiàn)在解釋一特定的例子。如果選擇圖3的存儲單元MC，當字線WL轉(zhuǎn) 換到如圖4所示的高電壓VPP時將會開始電荷分享周期。當控制線SN上的電壓掉到低電平而開始存儲周期的感測和回存動作時可將寫入數(shù)據(jù)輸入到電路中。假設要寫入1的數(shù)據(jù)，則全局位線MIO將是高電壓。N溝道晶體管 142將控制線SN上的低電壓耦接到未選擇的本地位線ZBL。然后感測放大器SA將鎖定此差動電壓并且將位線分離，因此本地位線BL上為代表1的高電壓，而此高電壓將耦接入存儲單元MC內(nèi)的存儲電容。
假設要寫入O到存儲單元MC，則全局位線MIO將是低電壓的狀態(tài)，而互補全局位線ZMIO于感測和回存操作期間則保持高電壓。N溝道晶體管140 柵極上的高電壓將把控制線SN上的低電壓耦接到本地位線BL，接著感測放大器SA借著提高未選擇位線ZBL上的電壓隔離本地位線。存儲單元MC將接著把耦接到位線BL上低電壓的存儲電容放電，因而存儲0的值并完成寫入周期。
圖3的感測放大器和位線的設置方式支持初期寫入周期而不需要另外的本地寫入選擇線將全局位線上的寫入數(shù)據(jù)與未選擇的存儲單元隔離。
本發(fā)明優(yōu)選實施例的行選擇邏輯使用分離的寫入路徑和讀取路徑，因此未選擇的本地位線和未選擇的存儲單元不會受到干擾。完成上述的目的并不需要另外的寫入選擇控制線或晶體管。
本發(fā)明的優(yōu)選實施例也不需要任何虛擬單元提供所需的參考電位給未選擇的線，因此不需要虛擬單元所需的多余硅芯片面積。如以下將描述的，
Vref電壓由電壓調(diào)節(jié)器所供應，其特別用以達成圖3的感測放大器和位線電路的最佳化操作。
圖5和圖6描述了圖3中感測放大器的基本操作。首先以圖5來看，其說明耦接到本地位線BL的選擇的存儲單元其第一操作參數(shù)集合，也即寫入的1和讀取的1的操作。在圖5中，全局位線MIO轉(zhuǎn)換到高電壓的狀態(tài)，其于此實施例中是代表邏輯1的數(shù)據(jù)值。本地位線BL和ZBL預先充電到等電位Vdd，其于此參數(shù)集合和處理變形種類中是0.8V。電壓Vdd可以是其他的電壓值，而這些變形的種類可為本發(fā)明的其他實施例。字線WL接著轉(zhuǎn) 換成高電位，在此實施例中WL為1.4V。無論如何，WL會轉(zhuǎn)換到一電壓其將存儲單元耦接到本地位線BL，而此較高的電壓可稱為Vpp。當存儲單元 MC內(nèi)的存儲電容通過存儲單元內(nèi)的存取晶體管耦接到位線BL時即開始電荷分享操作，如圖5所示，位線BL和互補位線ZBL的電壓開始分離。在這個例子中，未選擇的線ZBL轉(zhuǎn)換到Vref的電平，例如85%的Vdd(或0.68V)。
電荷分享操作后全局位線的寫入數(shù)據(jù)會存在于本地位線上。如圖5前半部分所示，隨著電荷分享的發(fā)生，BL開始呈現(xiàn)比本地位線ZBL還低的電壓。然后隨著寫入數(shù)據(jù)呈現(xiàn)于本地位線上，全局位線MIO上的1使得位線ZBL 的電壓下降，并且通過感測放大器使得BL的電壓為1并存儲到存儲單元內(nèi)。在全局位線的數(shù)據(jù)因執(zhí)行寫入操作而使得本地位線為該數(shù)據(jù)后，感測放大器將把本地位線上的數(shù)據(jù)鎖定。WL轉(zhuǎn)換為作用狀態(tài)的一開始位線BL的電壓比位線ZBL還小，但隨著感測放大器開始動作，對應到寫入數(shù)據(jù)的較高電壓 (或l)取代該較低的電壓，且該l的值被寫入存儲單元內(nèi)。因為耦接到未選擇位線ZBL的存儲單元不會被其字線所選擇，因此該較低的電壓不會影響任何存儲的數(shù)據(jù)，但感測放大器確實會將ZBL上0.85Vdd和位線BL上1兩者之間的差動電壓放大，因此會將本地位線分離成邏輯1 (高Vdd電平)和邏輯O (低電壓電平)的值。接著字線WL的電壓下降并結(jié)束存儲周期，且可以看到存儲單元是存儲1的電壓，在此實施例中是0.679V。 i
在圖5中，接著時序圖說明讀取1的周期。本地位線ZBL和BL—樣預充電到Vdd的電平，當字線WL轉(zhuǎn)換到高電位的一開始這些線是相同的電位。在電荷分享的階段，當選擇的存儲單元的存取晶體管將電容(存儲1)耦接
到本地位線BL時，未選擇的本地位線ZBL會轉(zhuǎn)換到Vref的電壓。因此當感測放大器開始作用的時候，所存儲的1和Vref之間的差別就是Vdd和Vref 之間的電壓差，也即大約82mV。感測放大器感測到位線BL上的電壓比未選擇的本地位線ZBL還高后，接著鎖定此電壓差，并將此電壓差放大，因此本地位線BL回升到全Vdd電平而互補本地位線ZBL下降到0 (或低電平) 的電平。
接著讀取路徑晶體管將適當?shù)碾妷阂龑У饺治痪€MIO和ZMIO上。因為位線ZBL的電壓是低電平，因此圖3中的晶體管I44為作用狀態(tài)并且將全局位線MIO耦接到高電位Vdd (也就是1)，如圖5中時間為7.3n時全局位線上一微幅的上升所示(該微幅的上升電壓接著由全局位線的感測放大器所感測(圖未顯示)，其同樣也是差動放大器并且鎖定該電壓差，最后再將1傳送到數(shù)據(jù)輸入輸出電路輸出該存儲器讀取數(shù)據(jù))。在這期間，字線 WL轉(zhuǎn)換回低電壓電平，且存儲單元被回存，所以1持續(xù)存儲于存儲單元內(nèi)，如圖5時序圖的末端的存儲單元電壓的波形所示。
同樣地，圖6說明了使用圖3中的感測放大器和位線的寫入0和讀取0 的存儲周期操作。在時序圖的一開始，本地位線BL和ZBL同樣預充電到0.8V 的Vdd電平。若要寫入的數(shù)據(jù)是0，則當字線WL轉(zhuǎn)換成作用狀態(tài)開始存儲周期時，全局位線維持在低電平。
隨著字線WL使選擇的存儲單元耦接到本地位線BL，存儲單元內(nèi)的存取晶體管使此電容耦接到本地位線BL。在這個例子中，周期開始時存儲單元是存儲1，因此一開始本地位線BL是1的電位。未選擇的本地位線ZBL 耦接到0.85Vdd (或0.68V)的參考電壓。在這個例子中，全局位線ZMIO 上的1使位線BL上的電壓為0，接著本地位線ZBL轉(zhuǎn)換到1的電平。當感測放大器開始作用時(控制線SN上的電壓下降因而使能感測放大器)，本地位線BL會耦接到0并且于9.4n的時候降到低電壓，而互補位線ZBL接著與其分離到全Vdd的電位，此電壓差為差動感測放大器的閂鎖操作所鎖定。在周期的最后，存儲單元耦接到本地位線BL上的低電壓，因此當字線WL 轉(zhuǎn)換回非有源(或低)電平時，存儲單元內(nèi)的電容完全放電，使得該存儲單元存儲O的電荷。
圖6中下個時序圖的操作是讀取0的周期。通過等電壓電路的操作，本地位線BL和ZBL同樣預充電到等電壓Vdd的電平。隨著字線WL轉(zhuǎn)換到高電位，在時間lln的時候該存儲單元的點是低電壓。由于存儲單元電容放電并耦接到位線，使得位線BL的電壓掉到比參考電壓Vref低，而未選擇的位線ZBL耦接到參考電位Vref。因此作用位線的電壓比未選擇的位線ZBL的參考電壓還低，而感測放大器顯示98mV的電壓差。在周期的最后，如時序圖12.8n的時間所示，全局位線MIO維持在低電壓(對照到讀取l的情況，圖5中周期的最后所見的是微幅的上升)。全局位線MIO為低電壓但互補全局位線顯示微幅的上升。接著全局位線MIO和ZMIO之間的差動電壓為另一個差動感測放大器(圖未顯示)所感測，并且經(jīng)過放大后再由輸入輸出電路輸出而結(jié)束讀取周期。圖6中，隨著字線WL于時間13n時轉(zhuǎn)換回低電平(或非作用)，在讀取周期結(jié)束的時候存儲單元為低電位。
圖7說明用以提供參考電壓給圖3的感測放大器的一電壓調(diào)節(jié)器電路的優(yōu)選實施例的簡化電路圖。其中說明具有三級71、 73和75的較佳電壓調(diào)節(jié) 器電路。第一級71是具有兩個輸入的差動放大器耦接到參考電壓的i叩和代表輸出電壓Vref的反饋電壓inn。該差動放大器由晶體管15、 17、 19、 111、 113、 115、 117、 123禾tH51所組成。N溝道晶體管123和151接收輸入偏壓電壓inp和反饋輸入inn，其中輸入偏壓電壓inp由調(diào)節(jié)的(trimmed)參考電壓(僅是舉例)所提供，而反饋輸入inn差動輸入電壓所輸出的Vref電壓的一比例的電壓。N溝道晶體管19由電壓biasn提供偏壓。參考電壓biasn由電阻R3 (可以是芯片電路上的多晶硅電阻)和連接成二極體形式的晶體管 13所構成的分壓電路所提供，但也可使用其他的公知方法提供電壓biasn。由于晶體管I9的柵極具有固定的偏壓，因此其可視為一電流源。P溝道晶體管113和115交互耦接，并且通過上拉P溝道晶體管111和117耦接到N溝道晶體管I23和I51的輸入。晶體管I5、 17和I55形成一電流鏡，且P溝道晶體管119耦接到差動放大器的輸出。
第一級71是反饋放大器，其以負反饋的方式，當反饋輸入電壓i皿下降到比參考電壓inp低時，借著增加電流來校正輸出電壓Vref，而當反饋輸入電壓inn升到比參考電壓inp高時，借著減少電流來校正輸出電壓Vref。這一級具有低增益，以1 2為佳。該級也具有小的輸出電阻(Rout)，用以減少大電壓擺幅并避免轉(zhuǎn)換函數(shù)中主極點的出現(xiàn)。
73是優(yōu)選實施例的電壓調(diào)節(jié)器的第二級，其提供一增益級以驅(qū)動輸出電路。第二級是由晶體管119和155所構成，用以提供對輸出級75的驅(qū)動能力。重要的是，此優(yōu)選實施例的第二級73是具有高增益(以20左右為佳，在另一優(yōu)選實施例中是10 30的范圍)的共源極電路。共源極的級73提供高的電壓擺幅驅(qū)動其后的輸出級。該級的晶體管具有較小的溝道長度L，較小的晶體管溝道長度會將主極點移往極高的頻率區(qū)，并且使得電路于操作點附近更為穩(wěn)定。
級75是輸出級，由N溝道輸出驅(qū)動晶體管157和耦接成定電流源的P 溝道晶體管159所組成。N溝道輸出驅(qū)動晶體管157在存儲周期中提供足夠的電流將未選擇的位線從預充電的Vdd電壓快速下拉到較低的參考電壓 Vref。 P溝道晶體管I59借著柵極上的偏壓電壓biasp保持飽和狀態(tài)，該偏壓電壓由圖7左邊I1和電阻R1所構成的分壓電路所設定的。在級75中，由P 溝道MOS晶體管159所提供的大約50mA左右的小定電流提供小的輸入電壓擺幅。
在操作中，圖7的電壓調(diào)節(jié)器提供具有足夠的電流下拉能力的Vref電壓將未選擇的本地位線從等電壓電路(如圖3所示)所提供的預充電電壓Vdd 快速下拉到較低的參考電壓Vref。這個操作于每一存儲周期的開始進行，如以上第4、 5和6圖所示。與公知技術中的推挽式(push-pull)調(diào)節(jié)器的設計比起來，圖7的電壓調(diào)節(jié)器電路的優(yōu)選實施例提供約20%的負載調(diào)節(jié)。
圖8顯示圖7中較佳調(diào)節(jié)器電路的詳細電路圖。在圖8中，電路圖中包括了元件Tgate 1和Tgate 2,其為耦接到使能輸入ENBL和ENBBL的傳輸柵(Tgate)為佳。P溝道晶體管M37和M39也耦接到ENBL，因此當ENBL 為低電壓時，交互耦接的閂鎖電路將不會作用，因為形成該電路的PMOS晶體管在柵極和源極上均是Vdd的電位。ENBL也耦接到P溝道晶體管M35, 當其為作用時其把輸出級中的P溝道電流源關掉。而當輸入ENBBL為高電位時會將輸出驅(qū)動晶體管耦接到地?？刂戚斎隕NBBL (高電位為非作用) 和ENBL (高電位作用，或低電位為非作用)因而將把調(diào)節(jié)器關掉，并且防止電流流入差動放大器中，因此輸出驅(qū)動器和偏壓電壓biasn、 biasp將為非作用狀態(tài)。
當電壓調(diào)節(jié)器使能的時候，ENBL=0而ENBBL為1 。晶體管159由biasp 所控制，而晶體管I57由級73的輸出電壓所控制。當電壓調(diào)節(jié)器失能的時候， ENBL=1使得電路把I57關閉，而ENBI^0把I59關閉。因為調(diào)節(jié)器中輸出級的P和N晶體管現(xiàn)在為關閉狀態(tài)，因此接下來Vref由其他的方塊(圖未顯示)所決定。舉例來說，在燒錄模式(burn-in mode)中該調(diào)節(jié)器為失能狀態(tài)，因此Vref拉到完整的0或完整的1以進行燒錄測試的目的。
圖9說明一試驗性質(zhì)的半導體制造工藝模型的三個不同的制造工藝邊界 (process corner)中，在調(diào)節(jié)器耦接到該陣列的情況下Vbl和參考電壓Vref 之間的電壓差。在圖9a中P和N溝道裝置為慢速(slow slow)裝置，當基底溫度為攝氏-40度、Vdd為0.765V時，位線電壓Vbl于0.660和0.661之間變化，換算為86.5%的Vdd?？梢允褂眯拚?trimming bit)把Vref的最終值調(diào)整為剛好85%的Vdd。 Vref和BL (圖3)之間的電壓差經(jīng)測量只有 3mV。理想上，我們要把BL或ZBL的電壓值拉到準確的Vref電平，但131 或138會有小的電壓降?？山柚哟?31和138的尺寸來減少這個電壓差，但更大的尺寸代表更多的消耗功率和面積。
圖9b和圖9a很相似，顯示了相同參數(shù)之下位線Vbl的電壓，除了溫度是攝氏125之外。而第9c圖顯示相同的溫度，除了 NMOS和PMOS晶體管為快速的(fast fast) P溝道和N溝道裝置。在圖9b的例子中，Vbl和Vref 之間的差值為3.5mV，而第9c圖為2mV。
圖10以簡化的方框圖形式說明一集成電路1，包括一嵌入式DRAM陣列3。嵌入式DRAM陣列3包括如同圖3的優(yōu)選實施例所述的存儲單元、位線和感測放大器電路5，以及圖7優(yōu)選實施例所述的電壓調(diào)節(jié)器電路7，其耦接到位線和感測放大器電路5。集成電路1可包括另外的電路比如數(shù)字信號處理器(Digital Signal Processor, DSP) 9和模擬數(shù)字轉(zhuǎn)換器(Analog Digital Converter, ADC) 11 (僅為說明之用，并非限定)，而數(shù)字信號處理器9可規(guī)劃來實現(xiàn)任何(或想要)的許多公知功能，比如行動電話、PDA、 MP3視頻或音頻播放器、相機或類似的裝置等。核心功能的數(shù)據(jù)庫中可提供嵌入式 DRAM陣列(e-DRAM) 3的應用，因此電路設計工程師可用該數(shù)據(jù)庫和公知的特定應用集成電路(Application Specific Integrated Circuit, ASIC)或半客制設計工具，來設計可為半導體制造廠所生產(chǎn)制造的集成電路。這類的優(yōu) 選實施例裝置，也稱為系統(tǒng)單芯片或系統(tǒng)集成電路，可用本領域普通技術人員所熟知的自動模擬、布線設計工具和技術來設計，并于操作中驗證。
將上述優(yōu)選實施例的位線、感測放大器電路和電壓調(diào)節(jié)器電路應用于
e-DRAM陣列中可具有相當?shù)膬?yōu)勢。使用上述的優(yōu)選實施例可達到精確的 Vdd電平感測，其中使用具有低負載調(diào)節(jié)的電壓調(diào)節(jié)器達成位線的參考電壓的快速充電。負載調(diào)節(jié)的定義是調(diào)節(jié)器的輸出電壓變動量除以負載電流。具有低負載調(diào)節(jié)的調(diào)節(jié)器是比較好的，因為這表示該調(diào)節(jié)器的輸出電壓是穩(wěn)定的，即使是在大負載電流的情況下。使用全局數(shù)據(jù)匯流排(例如圖3的全局位線MIO和ZMIO)控制讀取和寫入路徑晶體管允許初期寫入機制的使用，其只需一個寫入選擇就可控制整個感測電路、因而減少公知技術中所需的繞線(routing)和控制晶體管，也減少所需的硅面積。因為在優(yōu)選實施例電路中全局位線只間接耦接到本地位線，因此全局位線的轉(zhuǎn)換時間不需要非常小心地控制。使用全Vdd電平感測和80%的參考電壓電平于公知DRAM感測放大器和位耦合電路上提供較快的輸入輸出路徑速度。
使用上述的優(yōu)選實施例可簡化e-DRAM存儲單元陣列所需的時序控制，且最大化一給定周期中可能的隨機存取列周期時間。與傳統(tǒng)DRAM陣列中所使用的公知推挽式電壓調(diào)節(jié)器相比，上述優(yōu)選實施例的電壓調(diào)節(jié)器也提供了 20%的負載調(diào)節(jié)。
本發(fā)明雖以優(yōu)選實施例揭示如上，然其并非用以限定本發(fā)明的范圍，任何本領域普通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可做出改動與修改，因此本發(fā)明的保護范圍當視所附的權利要求所界定的范圍為準。
權利要求
1. 一種存儲器電路，包括至少一存儲單元，存儲用以表示數(shù)據(jù)的一電荷，上述存儲單元耦接到一字線信號和一本地位線信號，并且對應于上述字線信號的電壓，輸出一小電壓值于上述本地位線信號上；一感測放大器電路，耦接到上述本地位線信號和另一互補本地位線信號，接收上述本地位線信號和上述互補本地位線信號之間的一小信號差動電壓，并且具有一閂鎖電路用以接收上述小信號差動電壓，上述感測放大器電路的輸出耦接到上述本地位線信號和上述互補本地位線信號，并且上述感測放大器電路接收一使能控制信號；一等電壓電路，耦接到上述本地位線信號和上述互補本地位線信號，并對應于一等電壓信號提供一正供應電壓，以及一電壓調(diào)節(jié)器電路，對應于一控制信號選擇性地耦接到上述本地位線信號和上述互補本地位線信號的其中之一，并且輸出一正參考電壓于上述個別位線之上，其中上述正參考電壓比上述正供應電壓小一既定值。
2. 如權利要求1所述的存儲器電路，其中上述等電壓電路在預充電的操作中，將上述本地位線信號和上述互補本地位線信號預先充電到與上述正供應電壓相等的一正電位。
3. 如權利要求1所述的存儲器電路，其中上述電壓調(diào)節(jié)器電路還包括一第一級差動放大器，具有一第一差動輸入端和一第二差動輸入端，其中上述第一差動輸入端耦接到一輸入?yún)⒖茧娢?，而上述第二差動輸入端耦接到代表上述電壓調(diào)節(jié)器電路的一輸出電壓的一反饋電壓，上述第一級差動放大器輸出一第一輸出電壓到一第二級。
4. 如權利要求3所述的存儲器電路，其中上述第二級包括一共源極放大器，耦接到上述第一輸出電壓并輸出一放大的電壓。
5. 如權利要求4所述的存儲器電路，其中上述電壓調(diào)節(jié)器電路還包括一第三級，上述第三級具有耦接到上述放大電壓的一輸入端，上述第三級包括一下拉電路和一偏壓電路，上述下拉電路輸出上述正參考電壓。
6.全局互補位線信號的一讀取路徑電路，其中上述讀取路徑電路輸出一電壓電位，代表在一讀取周期期間，由上述存儲單元所讀取的對應于上述本地位線信號和上述互補本地位線信號上的電位的數(shù)據(jù)。
7. 如權利要求i所述的存儲器電路，還包括耦接到上述本地位線信號和上述互補本地位線信號的一寫入路徑電路，其中上述寫入路徑電路輸出一電壓電位，代表在一寫入周期期間，所欲寫入上述存儲單元的對應于一全局位線信號和一互補全局位線信號上的電位的數(shù)據(jù)。
8. —種電荷感測方法，適用于感測一電容存儲存儲裝置中的一電荷，包括提供一位線選擇性耦接到一存儲單元，上述存儲單元對應于耦接到上述存儲單元的一字線上的一信號，存儲電荷于一電容之內(nèi)；耦接一感測放大器到上述位線，并且于一感測放大器使能信號所對應的一感側(cè)操作期間，接收一共享的電荷；耦接上述感測放大器到一互補位線；耦接一等電壓電路到上述位線和上述互補位線，其中上述等電壓電路對應一等電壓控制信號，提供一預充電正供應電壓于上述位線和上述互補位線上；對應一控制信號耦接一電壓調(diào)節(jié)器到上述互補位線，其中上述電壓調(diào)節(jié)器輸出比上述預充電正供應電壓還小的一正參考電壓；對應于上述字線上的一正電壓，耦接上述存儲單元到上述位線；在上述感測放大器使能信號所對應的上述感側(cè)操作期間，將介于上述位線和上述互補位線之間的一差動電壓接收到上述感測放大器內(nèi)，以及從上述感測放大器將一全邏輯電平差動輸出電壓輸出到上述位線和上述互補位線上。
9. 如權利要求8所述的電荷感測方法，其中上述正參考電壓的輸出包括將一輸入?yún)⒖茧娢?，接收入上述電壓調(diào)節(jié)器中的一第一級電路，其中上述第一級電路具有一第二輸入端的一差動放大器，上述第二輸入端耦接到上述電壓調(diào)節(jié)器的輸出的反饋，并且上述第一級電路輸出一電壓；將上述第一級電路所輸出的上述電壓耦接到一第二級共源極放大器，并且輸出一放大的電壓；以及耦接上述放大電壓到輸出上述正參考電壓的一第三級輸出緩沖器。
10.如權利要求9所述的電荷感測方法，其中上述放大電壓到上述第三級輸出緩沖器的耦接還包括將上述放大電壓耦接到一 NMOS驅(qū)動晶體管，并且耦接上述NMOS驅(qū)動晶體管到耦接于一正供應電壓形成電流源的一PMOS偏壓電路，其中上述NMOS驅(qū)動晶體管耦接于上述正參考電壓與一地電壓之間。
全文摘要
本發(fā)明包括存儲器電路和電荷感測方法，揭示一種感測放大器的電路和方法，用以感測存儲單元所存儲的電荷。存儲單元耦接到位線和互補位線，差動感測放大器耦接到位線和互補位線。在感測放大器使能之前，正預充電電壓加到位線和互補位線上。存儲單元對應字線輸出電壓到位線，而感測放大器對應感測使能信號感測介于位線和互補位線之間的差動電壓。另外揭示一種電壓調(diào)節(jié)器，用以產(chǎn)生參考電壓，以80％的正供應電壓為佳。另外揭示一種感測存儲單元內(nèi)所存儲的數(shù)據(jù)的方法。本發(fā)明提供改善感測放大器的操作的電路和方法，也提供改善感測放大器中所用的參考電壓的電路和方法，其不需要使用虛擬單元或另外的寫入選擇信號來使能高速的感測放大器操作。
文檔編號G05F1/10GK101533668SQ20081016104
公開日2009年9月16日申請日期2008年9月24日優(yōu)先權日2008年3月11日
發(fā)明者兵王, 許國源, 金英碩, 黃明杰申請人:臺灣積體電路制造股份有限公司

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