專利名稱：基于fpga的模糊控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是一種實現(xiàn)在現(xiàn)場可編程邏輯門陣列(FPGA)芯片上的模糊控制器， 可配置相關(guān)存儲器中的數(shù)據(jù)來設(shè)置模糊控制器的隸屬度函數(shù)和模糊推理規(guī)則， 以適應不同的控制器對象，具有良好的通用性。
技術(shù)背景隨著模糊控制的優(yōu)越特性逐漸被工程技術(shù)人員所認識，并逐步被接受，同 時，并出現(xiàn)了將模糊邏輯控制應用到工業(yè)生產(chǎn)中。大部分這類產(chǎn)品中的模糊邏 輯系統(tǒng)一般采用如下方法實現(xiàn)①由軟件實現(xiàn)；②由通用微處理器實現(xiàn)；③由 專用模糊推理芯片實現(xiàn)。其中方法①是最具通用性的實現(xiàn)模糊系統(tǒng)的方法，基 于通用型處理器，采用純軟件的方式進行開發(fā)，但此實現(xiàn)方式的處理速度是最 慢的；方法②通過定制通用型微處理器，使其執(zhí)行模糊指令，獲得比純軟件實 現(xiàn)形式的模糊系統(tǒng)更高的處理速度，使得模糊系統(tǒng)運行更有效率而不失通用性。 這種實現(xiàn)方式能夠獲得最優(yōu)的介于速度和通用性的折中性能。；方法③方式采用 專用的模糊邏輯硬件實現(xiàn)，能夠獲得最高的處理速度，尤其是在設(shè)計的時候針 對模糊指令的執(zhí)行進行了優(yōu)化，盡管相對于前三者在通用性上有明顯的不足， 但在某些對處理速度有較高要求的工業(yè)應用場合有良好的應用，但成本較大。 發(fā)明內(nèi)容為了克服傳統(tǒng)模糊控制器實現(xiàn)方法處理速度低、成本高或開發(fā)周期長等不 足，本發(fā)明選擇FPGA作為該模糊控制器的物理器件，由于其易于建立原型、 測試和設(shè)計驗證，并且FPGA并行處理的特性適于進行模糊運算，提高模糊運 算速度，以達到實時應用的要求，而且一旦在FPGA上實現(xiàn)后易于進行ASIC芯 片的開發(fā)。本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案包括雙通道增益可調(diào)放大器U2，用于提高進入雙通道A/D轉(zhuǎn)換芯片U3的信號 的穩(wěn)定性，并調(diào)節(jié)電壓，以保證雙通道A/D轉(zhuǎn)換芯片U3的輸出信號的高精度 高可靠性；雙通道增益可調(diào)放大器U2在接收到系統(tǒng)的偏差量和偏差變化量信號 后，將該信號調(diào)整到雙通道A/D轉(zhuǎn)換芯片U3可接收的范圍，再輸送給雙通道 A/D轉(zhuǎn)換芯片U3;雙通道A/D轉(zhuǎn)換芯片U3，位于雙通道增益可調(diào)放大器U2輸出端，用于將 雙通道增益可調(diào)放大器U2輸送的模擬信號轉(zhuǎn)換成數(shù)字信號，并輸送給現(xiàn)場可編 程邏輯門陣列芯片U1;.雙通道D/A轉(zhuǎn)換芯片U4，位于現(xiàn)場可編程邏輯門陣列芯片Ul的輸出端， 在接收到現(xiàn)場可編程邏輯門陣列芯片Ul的數(shù)字量輸出信號后，轉(zhuǎn)換成模擬信 號，再輸出；存儲器芯片U5，連接于現(xiàn)場可編程邏輯門陣列芯片U1上，用于對現(xiàn)場可編程邏輯門陣列芯片Ul進行功能配置；晶振芯片U6，位于現(xiàn)場可編程邏輯門陣列芯片U1的時鐘信號輸入端，為現(xiàn) 場可編程邏輯門陣列芯片Ul提供工作時鐘。當雙通道增益可調(diào)放大器U2的放大倍數(shù)沒有變化時不需重復配置，雙通道 增益可調(diào)放大器U2和雙通道A/D轉(zhuǎn)換芯片U3的時鐘端均由現(xiàn)場可編程邏輯門 陣列芯片Ul上的管腳U17提供，由各自的管腳cs/Z萬和管腳coA^上的電平信 號確定當前工作芯片是雙通道增益可調(diào)放大器U2還是雙通道A/D轉(zhuǎn)換芯片U3; 對于雙通道增益可調(diào)放大器U2、雙通道A/D轉(zhuǎn)換芯片U3和雙通道D/A轉(zhuǎn)換芯 片U4的驅(qū)動信號全部均由VHDL語言實現(xiàn)，并由相應的現(xiàn)場可編程邏輯門陣 列芯片Ul的對應管腳輸出信號。在現(xiàn)場可編程邏輯門陣列芯片Ul上實現(xiàn)芯片工作流水線，以完成模糊運算； 所述模糊運算包括以分段二次多項式擬合隸屬度函數(shù)，以激活機制實現(xiàn)模糊推 理規(guī)則，用對數(shù)運算代替解模糊化中的除法運算，以提高處理速度；通過設(shè)置 相關(guān)存儲器中的數(shù)據(jù)，以配置模糊控制器的隸屬度函數(shù)和模糊規(guī)則，適應不同 的控制對象。在以分段二次多項式擬合隸屬度函數(shù)時，分段點存儲器中的數(shù)據(jù)用于配置模 糊控制器輸入端對應的隸屬度函數(shù)的分段上下限參數(shù)；二次多項式系數(shù)存儲器 中的數(shù)據(jù)用于配置二次多項式參數(shù)，以表現(xiàn)所有常規(guī)模糊隸屬度函數(shù)。在以激活機制實現(xiàn)模糊推理規(guī)則時，由于輸入數(shù)據(jù)對應的隸屬度函數(shù)數(shù)值中 部分為零，因此與其對應的模糊推理規(guī)則的推理結(jié)果也為零，對模糊控制器的 輸出沒有影響，對這部分運算不作任何處理。在用對數(shù)運算代替解模糊中的除法運算時，以査找表和對數(shù)減法代替除法 運算。以分段二次多項式擬合隸屬度函數(shù)，不必針對不同的隸屬度函數(shù)獨立設(shè)計， 擬合度能夠達到98%以上；模糊推理規(guī)則采用激活機制(An active-rule-driven inference),極大較少計算量，充分利用FPGA并行處理數(shù)據(jù)的特點，同時處理 幾條被激活的模糊推理規(guī)則，只需兩個時鐘周期即可完成所有模糊推理；用對 數(shù)運算代替解模糊中的除法運算，提高處理速度；將包括模糊化、模糊推理和 解模糊化的模糊運算進行適當分解，在FPGA上可以構(gòu)成10級流水線完成模糊 運算，每級流水需要3個時鐘周期，F(xiàn)PGA的系統(tǒng)時鐘采用50MHz，因此完成 一次模糊運算只需600ns。該模糊控制器具有雙輸入、單輸出，用分段點存儲器、系數(shù)存儲器和推理 結(jié)果存儲器三個存儲器中的數(shù)據(jù)配置模糊控制器特性；分段點存儲器中的數(shù)據(jù) 用于配置模糊控制器輸入端對應的隸屬度函數(shù)的分段上下限參數(shù)；系數(shù)存儲器 中的數(shù)據(jù)用于配置二次多項式參數(shù)；推理結(jié)果存儲器中的數(shù)據(jù)用于配置模糊規(guī) 則的推理結(jié)果。


圖1是本發(fā)明的FPGA設(shè)計原理圖。 圖2是本發(fā)明的電路設(shè)計原理圖。圖3是本發(fā)明的隸屬度函數(shù)的分段二次多項式擬合原理圖。
具體實施方式
圖1中緩存器1根據(jù)en信號每隔5個時鐘周期對輸入數(shù)據(jù)進行一次采用， 其余緩存器對其輸入輸出數(shù)據(jù)實現(xiàn)一個時鐘周期的延遲，用于實現(xiàn)流水線；系 數(shù)存儲器地址生成模塊將輸入與各自的分段點存儲器中的數(shù)據(jù)進行比較，確定 激活的模糊規(guī)則，生成對應的系數(shù)存儲器數(shù)據(jù)讀取地址；系數(shù)存儲器數(shù)據(jù)讀取 模塊根據(jù)系數(shù)存儲器地址生成中產(chǎn)生的地址讀取系數(shù)存儲器中的數(shù)據(jù)，同時產(chǎn) 生與激活的模糊規(guī)則對應的推理結(jié)果存儲器地址；推理結(jié)果生成模塊計算多項式各項系數(shù)，包括a。、 "p、 a2;c2，其中a。、。,和。2是于系數(shù)存儲器數(shù)據(jù)讀取從系 數(shù)存儲器中讀取的多項式系數(shù)，；c為輸入數(shù)據(jù)；隸屬度函數(shù)計算1模塊根據(jù)系數(shù)存儲器數(shù)據(jù)讀取中產(chǎn)生的推理結(jié)果存儲器地址讀取所需的四條模糊推理規(guī)則的推理結(jié)果；隸屬度函數(shù)計算2模塊將隸屬度函數(shù)計算1模塊得到的多項式的各 項數(shù)據(jù)相加，計算得到每個輸入量對應的隸屬度函數(shù)數(shù)值；取小運算模塊將隸 屬度函數(shù)計算2模塊中得到的隸屬度函數(shù)數(shù)值對應做取小運算，分別為輸入端 XI對應的兩個隸屬度函數(shù)與X2對應的兩個隸屬度函數(shù)分別做取小運算，于是 得到4個運算結(jié)果，分別為^ ；求和計算模塊將取小運算模塊中計算得到的 4個數(shù)值求和；推理實現(xiàn)模塊將推理結(jié)果生成得到的4個模糊規(guī)則的推理結(jié)果與 取小運算中得到的4個隸屬度函數(shù)數(shù)值對應相乘，得到各條激活模糊規(guī)則的推 理數(shù)值結(jié)果；推理結(jié)構(gòu)求和模塊將推理實現(xiàn)中得到的數(shù)據(jù)相加；對數(shù)運算模塊 將求和計算模塊和推理結(jié)構(gòu)求和模塊的計算結(jié)果取對數(shù)，對數(shù)運算用査表法實 現(xiàn)；由于i。g(o)無法計算，符號生成模塊檢測推理實現(xiàn)模塊的計算結(jié)果是否為零， 如果為零則將模糊控制器輸出直接置零，否則保存其的正負號；減法運算模塊 對對數(shù)運算模塊的計算相減，以對數(shù)減法替代解模糊中的除法運算；逆對數(shù)運 算模塊對減法運算模塊的計算結(jié)果做反對數(shù)運算，并結(jié)合符號生成的結(jié)果確定 最終輸出量的正負號或為零。圖2為電路設(shè)計原理圖，對于各集成芯片的供電及接地管腳未予以表示， 其中Ul芯片的型號為XC3S500E為本發(fā)明選用的FPGA芯片；U2芯片的型號 為LTC6912-1為雙通道增益可調(diào)放大器，提高進入A/D轉(zhuǎn)換芯片信號的穩(wěn)定性， 調(diào)節(jié)電壓，保證A/D轉(zhuǎn)換芯片輸出信號的高精度高可靠性；U3芯片的型號為 LTC1407-1為雙通道14位A/D轉(zhuǎn)換芯片；U4芯片的型號為LTC2624為四通道 12位D/A轉(zhuǎn)換芯片；U5芯片的型號為XCF04S為Flash存儲器芯片，上電后對 FPGA芯片進行配置；U6芯片的型號為SG-8002JF為50MHz的晶振，作為FPGA 工作時鐘。由于LTC6912-1芯片的放大倍數(shù)如不改變不需重復配置，LTC6912-1 和LTC1407-1芯片的時鐘端均由FPGA上的U17管腳提供，由各自的cs/r5和 COAV管腳上的電平信號確定當前工作芯片。對于LTC6912-1、 LTC1407-1和 LTC2624芯片的驅(qū)動信號全部均由VHDL語言實現(xiàn)，并由相應的FPGA管腳輸 出信號。其中，雙通道增益可調(diào)放大器U2，用于提高進入雙通道A/D轉(zhuǎn)換芯片U3 的信號的穩(wěn)定性，并調(diào)節(jié)電壓，以保證雙通道A/D轉(zhuǎn)換芯片U3的輸出信號的高精度高可靠性；雙通道增益可調(diào)放大器U2在接收到系統(tǒng)的偏差量和偏差變化 量信號后，將該信號調(diào)整到雙通道A/D轉(zhuǎn)換芯片U3可接收的范圍，再輸送給 雙通道A/D轉(zhuǎn)換芯片U3;雙通道A/D轉(zhuǎn)換芯片U3，位于雙通道增益可調(diào)放大器U2輸出端，用于將 雙通道增益可調(diào)放大器U2輸送的模擬信號轉(zhuǎn)換成數(shù)字信號，并輸送給現(xiàn)場可編 程邏輯門陣列芯片U1;雙通道D/A轉(zhuǎn)換芯片U4，位于現(xiàn)場可編程邏輯門陣列芯片Ul的輸出端， 在接收到現(xiàn)場可編程邏輯門陣列芯片Ul的數(shù)字量輸出信號后，轉(zhuǎn)換成模擬信 號，然后就可以直接輸出到需要的場合；存儲器芯片U5，連接于現(xiàn)場可編程邏輯門陣列芯片U1上，用于對現(xiàn)場可編 程邏輯門陣列芯片U1進行功能配置；晶振芯片U6，位于現(xiàn)場可編程邏輯門陣 列芯片Ul的時鐘信號輸入端，為現(xiàn)場可編程邏輯門陣列芯片U1提供工作時鐘。當雙通道增益可調(diào)放大器U2的放大倍數(shù)沒有變化時不需重復配置，雙通道 增益可調(diào)放大器U2和雙通道A/D轉(zhuǎn)換芯片U3的時鐘端均由現(xiàn)場可編程邏輯門 陣列芯片Ul上的管腳U17提供，由各自的管腳cs/r5和管腳coA^上的電平信 號確定當前工作芯片是雙通道增益可調(diào)放大器U2還是雙通道A/D轉(zhuǎn)換芯片U3; 對于雙通道增益可調(diào)放大器U2、雙通道A/D轉(zhuǎn)換芯片U3和雙通道D/A轉(zhuǎn)換芯 片U4的驅(qū)動信號全部均由VHDL語言實現(xiàn)，并由相應的現(xiàn)場可編程邏輯門陣 列芯片U1的對應管腳輸出信號。在現(xiàn)場可編程邏輯門陣列芯片Ul上實現(xiàn)芯片工作流水線，以完成模糊運算； 所述模糊運算包括以分段二次多項式擬合隸屬度函數(shù)，以激活機制實現(xiàn)模糊推 理規(guī)則，用對數(shù)運算代替解模糊化中的除法運算，以提高處理速度；通過設(shè)置 相關(guān)存儲器中的數(shù)據(jù)，以配置模糊控制器的隸屬度函數(shù)和模糊規(guī)則，適應不同 的控制對象。在以分段二次多項式擬合隸屬度函數(shù)時，分段點存儲器中的數(shù)據(jù)用于配置模 糊控制器輸入端對應的隸屬度函數(shù)的分段上下限參數(shù)；二次多項式系數(shù)存儲器中的數(shù)據(jù)用于配置二次多項式參數(shù)，以表現(xiàn)所有常規(guī)模糊隸屬度函數(shù)。在以激活機制實現(xiàn)模糊推理規(guī)則時，由于輸入數(shù)據(jù)對應的隸屬度函數(shù)數(shù)值中 部分為零，因此與其對應的模糊推理規(guī)則的推理結(jié)果也為零，對模糊控制器的 輸出沒有影響，對這部分運算不作任何處理。在用對數(shù)運算代替解模糊中的除 法運算時，以查找表和對數(shù)減法代替除法運算。圖3是本發(fā)明的隸屬度函數(shù)的分段二次多項式擬合原理圖。常規(guī)實現(xiàn)隸屬度函數(shù)的方法有 一、使用査找表，能夠獲得較高的處理速度，但需要占用大 量的片上資源；二、使用定制的運算電路，根據(jù)預先定義的隸屬度函數(shù)計算得到隸屬度函數(shù)數(shù)值，相對于前一種方法能夠節(jié)省大量芯片面積，但當隸屬度函 數(shù)改變時需要重新設(shè)計該運算電路。分段二階多項式擬合是兩者的折中，對于如圖3所示的隸屬度函數(shù)，首先將其劃分成ab、 bc、 cd三段表示，ab段和cd 段為一階多項式，bc段為零階多項式，即常數(shù)。如隸屬度函數(shù)為高斯型等隸屬 度函數(shù)則可采用二階多項式/(小a。,x+^2做曲線擬合。
權(quán)利要求
1. 一種基于FPGA的模糊控制器，其特征在于，該模糊控制器包括雙通道增益可調(diào)放大器(U2)，用于提高進入雙通道A/D轉(zhuǎn)換芯片(U3)的信號的穩(wěn)定性，并調(diào)節(jié)電壓，以保證雙通道A/D轉(zhuǎn)換芯片(U3)的輸出信號的高精度高可靠性；雙通道增益可調(diào)放大器(U2)在接收到系統(tǒng)的偏差量和偏差變化量信號后，將該信號調(diào)整到雙通道A/D轉(zhuǎn)換芯片(U3)可接收的范圍，再輸送給雙通道A/D轉(zhuǎn)換芯片(U3)；雙通道A/D轉(zhuǎn)換芯片(U3)，位于雙通道增益可調(diào)放大器(U2)輸出端，用于將雙通道增益可調(diào)放大器(U2)輸送的模擬信號轉(zhuǎn)換成數(shù)字信號，并輸送給現(xiàn)場可編程邏輯門陣列芯片(U1)；雙通道D/A轉(zhuǎn)換芯片(U4)，位于現(xiàn)場可編程邏輯門陣列芯片(U1)的輸出端，在接收到現(xiàn)場可編程邏輯門陣列芯片(U1)的數(shù)字量輸出信號后，轉(zhuǎn)換成模擬信號，再輸出；存儲器芯片(U5)，連接于現(xiàn)場可編程邏輯門陣列芯片(U1)上，用于對現(xiàn)場可編程邏輯門陣列芯片(U1)進行功能配置；晶振芯片(U6)，位于現(xiàn)場可編程邏輯門陣列芯片(U1)的時鐘信號輸入端，為現(xiàn)場可編程邏輯門陣列芯片(U1)提供工作時鐘。
2、 如權(quán)利要求1所述基于FPGA的模糊控制器，其特征在于，當雙通道增 益可調(diào)放大器(U2)的放大倍數(shù)沒有變化時不需重復配置，雙通道增益可調(diào)放 大器(U2)和雙通道A/D轉(zhuǎn)換芯片(U3)的時鐘端均由現(xiàn)場可編程邏輯門陣列 芯片(Ul)上的管腳U17提供，由各自的管腳cs/Z萬和管腳c，r上的電平信號 確定當前工作芯片是雙通道增益可調(diào)放大器(U2)還是雙通道A/D轉(zhuǎn)換芯片(U3);對于雙通道增益可調(diào)放大器(U2)、雙通道A/D轉(zhuǎn)換芯片(U3)和雙通 道D/A轉(zhuǎn)換芯片(U4)的驅(qū)動信號全部均由VHDL語言實現(xiàn)，并由相應的現(xiàn)場 可編程邏輯門陣列芯片(Ul)的對應管腳輸出信號。
3、 如權(quán)利要求1所述基于FPGA的模糊控制器，其特征在于，在現(xiàn)場可編 程邏輯門陣列芯片(Ul)上實現(xiàn)芯片工作流水線，以完成模糊運算；所述模糊 運算包括以分段二次多項式擬合隸屬度函數(shù)，以激活機制實現(xiàn)模糊推理規(guī)則， 用對數(shù)運算代替解模糊化中的除法運算，以提高處理速度；通過設(shè)置相關(guān)存儲 器中的數(shù)據(jù)，以配置模糊控制器的隸屬度函數(shù)和模糊規(guī)則，適應不同的控制對 象。
4、 根據(jù)權(quán)利要求3所述的基于FPGA的模糊控制器，其特征是在以分段 二次多項式擬合隸屬度函數(shù)時，分段點存儲器中的數(shù)據(jù)用于配置模糊控制器輸 入端對應的隸屬度函數(shù)的分段上下限參數(shù)；二次多項式系數(shù)存儲器中的數(shù)據(jù)用 于配置二次多項式參數(shù)，以表現(xiàn)所有常規(guī)模糊隸屬度函數(shù)。
5、 根據(jù)權(quán)利要求3所述的基于FPGA的模糊控制器，其特征是在以激活 機制實現(xiàn)模糊推理規(guī)則時，由于輸入數(shù)據(jù)對應的隸屬度函數(shù)數(shù)值中部分為零，因此與其對應的模糊推理規(guī)則的推理結(jié)果也為零，對模糊控制器的輸出沒有影 響，對這部分運算不作任何處理。
6、根據(jù)權(quán)利要求3所述的基于FPGA的模糊控制器，其特征是在用對數(shù)運算代替解模糊中的除法運算時，以査找表和對數(shù)減法代替除法運算。
全文摘要
本發(fā)明選擇現(xiàn)場可編程邏輯門陣列(FPGA)作為實現(xiàn)模糊控制器的物理器件，由于FPGA易于建立原型、測試和設(shè)計驗證，并且其并行處理數(shù)據(jù)的特性適于進行模糊運算，極大提高了模糊運算速度，以達到實時應用的要求，克服了傳統(tǒng)模糊控制器實現(xiàn)方法處理速度低、成本高或開發(fā)周期長等不足。以分段二次多項式擬合隸屬度函數(shù)，不必針對不同的隸屬度函數(shù)獨立設(shè)計；模糊推理規(guī)則采用激活機制(An active-rule-driven inference)，極大較少計算量；用對數(shù)運算代替解模糊中的除法運算，提高處理速度；在FPGA上設(shè)計實現(xiàn)10級流水線完成模糊運算；通過設(shè)置相關(guān)存儲器中的數(shù)據(jù)配置模糊控制器的隸屬度函數(shù)和模糊規(guī)則，以適應不同的控制對象，控制器具有較大的通用性。
文檔編號G05B13/02GK101266463SQ20081002552
公開日2008年9月17日 申請日期2008年4月29日 優(yōu)先權(quán)日2008年4月29日
發(fā)明者炯 何, 紀志成 申請人:江南大學