本發(fā)明涉及數字電路技術領域，具體涉及一種時間測試電路及時間測試方法。

背景技術：

隨著集成電路尺寸小型化的不斷發(fā)展，高精度時間測試芯片成為研究熱點，傳統(tǒng)的直接計數法，通過對參考時鐘的頻率進行計數實現時間的測量，當時鐘頻率為ghz時，其時間測量精度才達到ns級，其精度被參考時鐘的頻率大大限制，無法滿足更高的測量精度。隨后又提出了基于延遲單元的時間測量法，時間開始信號在延遲鏈中傳播，當時間結束信號到來時鎖定時間開始信號傳播的位置，通過計算延遲鏈的個數就可得到測量的時間。其精度取決于每個延遲單元的延遲時間，延遲時間最小達到幾十皮秒。門延遲時間受輸入信號、工藝、電路參數結構和寄生電容電阻等因素的影響。直接選用觸發(fā)信號作為延遲連中的傳播信號，因為作為觸發(fā)信號的脈沖信號上升沿時間比較長，同時夾雜著干擾信號，對于延遲鏈中每一級延遲鏈信號傳播時，增加了信號的翻轉時間和功耗，同時干擾信號還容易造成電路其他部分的錯誤。

技術實現要素：

本發(fā)明所要解決的技術問題是針對上述現有技術提供一種能夠減少信號在各級門延時的翻轉時間并能降低功耗的時間測試電路及時間測試方法。

本發(fā)明解決上述問題所采用的技術方案為：一種時間測試電路，其特征在于：包括電壓比較器、振蕩器、多個d鎖存器、溫度編碼器和計數器；

所述電壓比較器能夠輸出一對上升沿陡峭的階躍信號以作為時間開始和時間結束的內部傳輸信號；

所述振蕩器為包括多級門延遲單元串聯構成的延遲鏈電路，第一級門延遲單元的輸入端與所述電壓比較器中時間開始信號輸出端相連接，最后一級門延遲單元的輸出端與所述電壓比較器的信號輸入端相連接，最后一級門延遲單元的輸出端還與計數器的輸入端相連接；

每級門延遲單元的輸出端連接一個d鎖存器的數據輸入端，所述電壓比較器中時間結束信號輸出端分別與各d鎖存器的時鐘信號輸入端相連接，各d鎖存器的信號輸出端均與所述溫度編碼器的輸入端相連接。

優(yōu)選地，所述延遲鏈電路包括50級門延遲單元。

為了所述溫度編碼器采用半靜態(tài)雙邊沿觸發(fā)器。

一種采用前述時間測試電路進行的時間測試方法，其特征在于包括如下步驟：

步驟一、利用電壓比較器產生一對上升沿陡峭的階躍信號以作為時間開始和時間結束的內部傳輸信號；

步驟二、當電壓比較器檢測到時間開始信號觸發(fā)后，則控制時間開始信號在延遲鏈電路中傳播；

步驟三、在時間結束信號觸發(fā)前，每次階躍信號傳播到最后一級門延遲單元后，計數器進行計數工作；

步驟四、當電壓比較器檢測到時間結束信號觸發(fā)后，計數器停止工作，同時各d鎖存器鎖存各門延遲單元的狀態(tài)，并將各門延遲單元的狀態(tài)信號傳送至溫度編碼器，溫度編碼器獲取階躍信號傳播到的延遲單元的級數n1；

步驟五、通過公式t＝n×n×tlsb+n1×tlsb計算延遲時間t，其中n為計數器的計數值，n為延遲鏈中門延遲單元的總級數，tlsb為單個門延遲單元的延遲時間。

作為改進，還包括步驟六、將t根據dnl和inl進行查表，對整個電路進行修正。

再改進，對所述電壓比較器輸出的階躍信號進行分壓處理，從而得到一個上升沿較短的階躍信號作為時間開始和時間結束的內部傳輸信號。

與現有技術相比，本發(fā)明的優(yōu)點在于：該時間測試電路在傳統(tǒng)時間數字轉換器的基礎上，利用電壓比較器產生一個上升沿陡峭的階躍信號作為時間開始和時間結束控制信號，該階躍信號作為時間測量的內部傳輸信號，相對于外部輸入脈沖信號上升沿時間比較長并夾雜了干擾信號，減少了信號在門延遲單元的翻轉時間、降低了功耗，同時避免了干擾信號對電路的影響。階躍信號在振蕩器中傳輸，每循環(huán)完一次后，重新送到延遲單元中，直至時間結束信號觸發(fā)，進而結束該階躍信號的傳播。此時，d鎖存器鎖存所有門延遲單元狀態(tài)。通過計數器值和溫度編碼器值從而求得延遲時間。因為門延遲時間受溫度，工藝，電壓等環(huán)境因素干擾而變化，通過校正減少這些因素對門延遲時間的干擾。

附圖說明

圖1為本發(fā)明實施例中時間測試電路的電路框圖。

圖2為本發(fā)明實施例中時間測試電路時序圖。

具體實施方式

以下結合附圖實施例對本發(fā)明作進一步詳細描述。

如圖1所示，本實施例中的時間測試電路，其特征在于：包括電壓比較器1、振蕩器2、多個d鎖存器3、溫度編碼器4和計數器5。

電壓比較器1可以由偏置電路、差分放大器、共源放大器以及推挽級輸出電路組成，由于電壓比較器1輸出的信號上升沿時間太長對于在振蕩器2中進行延遲傳播時會增加電容的充放電時間，相應會增加單個門延遲單元21的延遲時間，因此對電壓比較器1輸出的階躍信號進行分壓處理，得到一個上升沿較短的階躍信號作為時間開始start和時間結束stop的內部傳輸信號。如此可以減少延遲鏈中每個門延遲單元21的翻轉時間，對于時間測試電路的精度有很大的提高。本實施例中最終產生上升沿為100ps的階躍信號作為時間開始start和時間結束stop的內部傳輸信號。上升沿時間若繼續(xù)減少，將不能保證mos電容有足夠的充放電時間，輸出將會得到紊亂的階躍信號，使整個測時電路輸出錯誤的結果。

振蕩器2為包括多級門延遲單元21串聯構成的延遲鏈電路，本實施例中延遲鏈電路包括50級門延遲單元21。第一級門延遲單元21的輸入端與電壓比較器1中時間開始信號start輸出端相連接，最后一級門延遲單元21的輸出端與電壓比較器1的信號輸入端相連接，最后一級門延遲單元21的輸出端還與計數器5的輸入端相連接。

計數器5的設計主要是為了增加時間的測量范圍，在精細測量中延遲單元時間為30ps和35ps，若不采用循環(huán)延遲，測量時間范圍太短。對于普通計數器5如此高的計數頻率會引起計數器5邏輯混亂錯誤，因此，本文采用雙邊沿計數器5可以使計數頻率減少一半，同時減少了功耗的利用，對輸出信號進行鎖存處理。

每級門延遲單元21的輸出端連接一個d鎖存器3的數據輸入端，電壓比較器1中時間結束信號輸出端分別與各d鎖存器3的時鐘信號輸入端相連接，各d鎖存器3的信號輸出端均與溫度編碼器4的輸入端相連接。溫度編碼器4采用半靜態(tài)雙邊沿觸發(fā)器。

如圖2，采用前述的時間測試電路進行的時間測試方法，包括如下步驟：

步驟一、利用電壓比較器1產生一對上升沿陡峭的階躍信號以作為時間開始和時間結束的內部傳輸信號；

步驟二、當電壓比較器1檢測到時間開始信號觸發(fā)后，則控制時間開始信號在延遲鏈電路中傳播；

步驟三、在時間結束信號觸發(fā)前，每次階躍信號傳播到最后一級門延遲單元21后，計數器5進行計數工作；

步驟四、當電壓比較器1檢測到時間結束信號觸發(fā)后，計數器5停止工作，同時各d鎖存器3鎖存各門延遲單元21的狀態(tài)，并將各門延遲單元21的狀態(tài)信號傳送至溫度編碼器4，溫度編碼器4獲取階躍信號傳播到的延遲單元的級數n1；

步驟五、通過公式t＝n×n×tlsb+n1×tlsb計算延遲時間t，其中n為計數器5的計數值，n為延遲鏈中門延遲單元21的總級數，tlsb為單個門延遲單元21的延遲時間。

步驟六、將t根據dnl和inl進行查表，對整個電路進行修正，通過修正能夠減少溫度、工藝、電壓等環(huán)境因素對門延遲時間的干擾。

在tsmc180nm工藝下完成整個時間測量電路設計，通過cadencespectre仿真得到該時間測量電路最小測量時間為20ps，最大測量時間為16ns，微分非線性(dnl)為0.6lsb，積分非線性(inl)為2.2lsb。