一種測(cè)試集成電路漏電流的系統(tǒng)及其測(cè)試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路涉及領(lǐng)域，尤其是一種測(cè)試集成電路漏電流的系統(tǒng)及其測(cè)試方法。
【背景技術(shù)】
[0002]隨著電子設(shè)備，如筆記本電腦，數(shù)碼相機(jī)，移動(dòng)電話，數(shù)字音頻播放器，視頻游戲機(jī)等電子設(shè)備的日益普及，電子設(shè)備越來(lái)越精巧，集成電路規(guī)模越來(lái)越大，內(nèi)部線路也越來(lái)越密集，電子芯片和非易失性內(nèi)存的使用一直持續(xù)增加，這些高度集成的電路在工作中可能會(huì)產(chǎn)生漏電流，從而對(duì)電子設(shè)備的準(zhǔn)確度產(chǎn)生影響甚至?xí)斐砂踩[患。例如:當(dāng)一個(gè)閃存單元浮置柵極周圍的氧化層過于稀薄，存儲(chǔ)其間的電子會(huì)泄露出來(lái)，這會(huì)導(dǎo)致存儲(chǔ)的數(shù)據(jù)不正常改變，例如，從邏輯0變成1。
[0003]電子設(shè)備尺寸微小化也導(dǎo)致了集成電路芯片的物理隔離度的降低。例如對(duì)一個(gè)存儲(chǔ)設(shè)備的字線進(jìn)行漏電流測(cè)試，字線和字線間的緊密布局會(huì)增加從一個(gè)字線到另一個(gè)字線的泄漏電流的可能性。這很可能出現(xiàn)在一些閃存中:一個(gè)字線充電到一個(gè)高電壓(例如，10V)，而相鄰字線和其他部件保持在一個(gè)較低的電壓(例如，0V，2.3V，5V，等)。當(dāng)對(duì)某個(gè)或某一塊存儲(chǔ)單元編程時(shí)，會(huì)通過一個(gè)電壓源對(duì)相應(yīng)的字線充電，字線上的高電壓可能會(huì)產(chǎn)生漏電流，從而對(duì)周圍的字線或者組件產(chǎn)生影響。雖然某些情況下，一些漏電流可以被容忍，但在一定的閾值以上的漏電流會(huì)導(dǎo)致錯(cuò)誤或者不良影響。例如，漏電流會(huì)導(dǎo)致存儲(chǔ)器數(shù)據(jù)錯(cuò)誤，電路芯片過熱，增加功率損耗，產(chǎn)生干擾等。為了發(fā)現(xiàn)漏電流，一些集成電路芯片在制造過程中需要進(jìn)行測(cè)試。

【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)的不足，本發(fā)明提出了一種測(cè)試集成電路漏電流的電路及其測(cè)試方法。本發(fā)明能夠有效地測(cè)試待測(cè)點(diǎn)的漏電流，并根據(jù)要求判斷漏電流的大小是否在允許的范圍內(nèi)，起到保護(hù)電路、降低干擾、減少損耗的作用。
[0005]為了達(dá)到上述目的，本發(fā)明采用如下技術(shù)方案:
[0006]一種測(cè)試集成電路漏電流的漏電測(cè)試系統(tǒng)，所述漏電測(cè)試系統(tǒng)包括多個(gè)獨(dú)立的漏電流測(cè)試單元及邏輯控制器，每個(gè)漏電流測(cè)試單元包含獨(dú)立的測(cè)試點(diǎn)和待測(cè)點(diǎn)；
[0007]漏電流測(cè)試系統(tǒng)通過邏輯控制器對(duì)各個(gè)漏電流測(cè)試單元的輸出信號(hào)進(jìn)行邏輯分析，得到漏電流測(cè)試結(jié)果，并傳遞給外部電路。
[0008]優(yōu)選地，所述漏電流測(cè)試單元包括使測(cè)試點(diǎn)和待測(cè)點(diǎn)電壓同步變化的調(diào)整電路、開關(guān)管及比較器，開關(guān)管包括第一開關(guān)管和第二開關(guān)管，待測(cè)點(diǎn)通過第一開關(guān)管連接調(diào)整電路，調(diào)整電路連接測(cè)試點(diǎn)，測(cè)試點(diǎn)連接比較器的同相輸入端，比較器的反相輸入端輸入?yún)⒖茧妷?，測(cè)試點(diǎn)還通過第二開關(guān)管連接電源。
[0009]優(yōu)選地，所述邏輯控制器通過I/O接口連接有存儲(chǔ)陣列，邏輯控制器自行運(yùn)行或者通過存儲(chǔ)陣列內(nèi)部的邏輯控制電路來(lái)控制進(jìn)行漏電流測(cè)試。
[0010]優(yōu)選地，所述調(diào)整電路由串聯(lián)的第一電容和第二電容組成，第一電容連接待測(cè)點(diǎn)和測(cè)試點(diǎn)，第二電容連接測(cè)試點(diǎn)和參考地。
[0011]優(yōu)選地，所述測(cè)試點(diǎn)還連接有補(bǔ)償電路，補(bǔ)償電路用于補(bǔ)償測(cè)試點(diǎn)產(chǎn)生的噪聲；
[0012]優(yōu)選地，所述補(bǔ)償電路包括補(bǔ)償開關(guān)管，補(bǔ)償開關(guān)管與第一開關(guān)管和第二開關(guān)管是反相的。
[0013]優(yōu)選地，所述補(bǔ)償開關(guān)管、第一開關(guān)管和第二開關(guān)管均設(shè)有控制端，控制端輸入的控制信號(hào)控制其開斷。
[0014]根據(jù)上述測(cè)試集成電路漏電流的漏電測(cè)試系統(tǒng)的測(cè)試方法，其特征在于，所述測(cè)試方法包括如下步驟:
[0015](1)對(duì)某個(gè)待測(cè)點(diǎn)加載電壓VI，對(duì)鄰近的第二個(gè)待測(cè)點(diǎn)加載一個(gè)較低的電壓，兩個(gè)待測(cè)點(diǎn)之間產(chǎn)生漏電流；
[0016](2)將測(cè)試點(diǎn)加載電壓V2，V2小于VI，測(cè)試點(diǎn)電壓同步耦合待測(cè)點(diǎn)上的電壓；
[0017](3)對(duì)待測(cè)點(diǎn)產(chǎn)生的開關(guān)噪聲進(jìn)行補(bǔ)償后，對(duì)測(cè)試點(diǎn)上的電壓與比較器負(fù)端的參考電壓進(jìn)行比較，根據(jù)產(chǎn)生的輸出信號(hào)來(lái)判斷待測(cè)點(diǎn)上漏電流大小。
[0018]所述步驟(1)中鄰近的第二個(gè)待測(cè)點(diǎn)加載一個(gè)較低的電壓為0V。
[0019]所述步驟(3)中比較器負(fù)端的參考電壓是為變化的，每個(gè)測(cè)試單元與其余的測(cè)試單元參考電壓值相同或不相同，根據(jù)漏電流閾值范圍可以配置不同的分壓電阻而產(chǎn)生所需的參考電壓。
[0020]采用如上技術(shù)方案取得的有益技術(shù)效果為:
[0021]本發(fā)明的測(cè)試點(diǎn)通過一個(gè)調(diào)整電路耦合到待測(cè)點(diǎn)電路上，開關(guān)管的導(dǎo)通后，待測(cè)點(diǎn)和測(cè)試點(diǎn)分別被加載電壓，后者電壓小于前者電壓，開關(guān)管關(guān)斷后，測(cè)試點(diǎn)電壓處于懸浮狀態(tài)。通過電壓比較器對(duì)測(cè)試點(diǎn)上的電壓和參考電壓的比較而產(chǎn)生的輸出信號(hào)，來(lái)判斷測(cè)試點(diǎn)上的漏電流是否在允許的范圍內(nèi)。此漏電流測(cè)試系統(tǒng)能夠內(nèi)置到集成電路中，能夠?qū)崟r(shí)測(cè)試電路重要位置的漏電流大小。
【附圖說明】
[0022]圖1為漏電流測(cè)試單元結(jié)構(gòu)示意圖。
[0023]圖2為測(cè)試集成電路漏電流的漏電測(cè)試系統(tǒng)初始化示意圖。
[0024]圖3為測(cè)試集成電路漏電流的漏電測(cè)試系統(tǒng)啟動(dòng)示意圖。
[0025]圖4為漏電流測(cè)試單元開關(guān)管電壓變化示意圖。
[0026]圖5為待測(cè)點(diǎn)和測(cè)試點(diǎn)電壓變化示意圖。
[0027]圖6為帶補(bǔ)償電路的漏電流測(cè)試單元結(jié)構(gòu)示意圖。
[0028]圖7為帶漏電測(cè)試系統(tǒng)的存儲(chǔ)器。
【具體實(shí)施方式】
[0029]結(jié)合附圖1至7對(duì)本發(fā)明的【具體實(shí)施方式】做進(jìn)一步說明:
[0030]一種測(cè)試集成電路漏電流的漏電測(cè)試系統(tǒng)，所述漏電測(cè)試系統(tǒng)包括多個(gè)獨(dú)立的漏電流測(cè)試單元及邏輯控制器，每個(gè)漏電流測(cè)試單元包含獨(dú)立的測(cè)試點(diǎn)和待測(cè)點(diǎn)。漏電流測(cè)試系統(tǒng)通過邏輯控制器對(duì)各個(gè)漏電流測(cè)試單元的輸出信號(hào)進(jìn)行邏輯分析，得到測(cè)試結(jié)果，并傳遞給外部電路。
[0031]如圖1所示，每個(gè)漏電流測(cè)試單元可通過一個(gè)開關(guān)管Q2。接到相應(yīng)的待測(cè)點(diǎn)X。開關(guān)管Q2(]是一個(gè)N溝道場(chǎng)效應(yīng)晶體管(NFET)，可以通過VHV2控制開關(guān)管通斷，V-信號(hào)可由一個(gè)電壓源提供。
[0032]每個(gè)待測(cè)點(diǎn)X可通過開關(guān)管Q2。連接到一個(gè)調(diào)整電路D中。調(diào)整電路D可由兩個(gè)電容C1(]、C2。組成，電容C:。連接待測(cè)點(diǎn)X和測(cè)試點(diǎn)MP，電容C 2。連接測(cè)試點(diǎn)MP和參考地。通過調(diào)整電路D，測(cè)試點(diǎn)MP的電壓約等于或小于電源電壓。圖1中的VCC = 2.3V。在漏電流測(cè)試試驗(yàn)中，電容C1(]、C2。能減少測(cè)試點(diǎn)MP上的漏電流。
[0033]每個(gè)漏電流測(cè)試單元的測(cè)試點(diǎn)MP通過開關(guān)管Qi。連接到電源VCC。開關(guān)管Q i。可以是一個(gè)N溝道場(chǎng)效應(yīng)晶體管(NFET)，可以通過VHV1控制其通斷。測(cè)試點(diǎn)MP連接到比較器K的正端。比較器K的負(fù)端接參考電壓VREF，參考電壓VREF可由電阻R1(]、R2。組成的分壓電路產(chǎn)生，大小設(shè)置為2.2V。(根據(jù)實(shí)際需求，對(duì)不同的漏電流允許范圍可設(shè)計(jì)不同的參考電壓)。如圖1，比較器K對(duì)比測(cè)試點(diǎn)MP電壓和參考電壓VREF大小，并輸出信號(hào)，通過該信號(hào)判斷漏電流是否在允許范圍內(nèi)。
[0034]測(cè)試集成電路漏電流的漏電測(cè)試系統(tǒng)的測(cè)試方法，包括如下步驟:
[0035](1)對(duì)某個(gè)待測(cè)點(diǎn)加載電壓VI，對(duì)鄰近的第二個(gè)待測(cè)點(diǎn)加載一個(gè)較低的電壓，兩個(gè)待測(cè)點(diǎn)之間產(chǎn)生漏電流；
[0036](2)將測(cè)試點(diǎn)加載電壓V2，V2小于VI，測(cè)試點(diǎn)電壓同步耦合待測(cè)點(diǎn)上的電壓；
[0037](3)對(duì)待測(cè)點(diǎn)產(chǎn)生的開關(guān)噪聲進(jìn)行補(bǔ)償后，對(duì)測(cè)試點(diǎn)上的電壓與比較器負(fù)端的參考電壓進(jìn)行比較，根據(jù)產(chǎn)生的輸出信號(hào)來(lái)判斷待測(cè)點(diǎn)上漏電流大小。
[0038]具體操作中，待測(cè)點(diǎn)X被一個(gè)可編程電壓源充電到10V，開關(guān)管Q2。導(dǎo)通。給待測(cè)點(diǎn)X充電的過程模擬了待測(cè)點(diǎn)X在正常工作中響應(yīng)程控命令的過程:響應(yīng)程控命令需要接受一定的高壓輸入。圖1中，開關(guān)管Qjf極電壓達(dá)到15V時(shí)，開關(guān)管Q2。導(dǎo)通。開關(guān)管Q1(:柵極電壓也達(dá)到5V時(shí)，開關(guān)管Q:。導(dǎo)通，將VCC電壓(2.3V)加載到測(cè)試點(diǎn)MP上。一旦待測(cè)點(diǎn)X充電到一個(gè)高電壓，并且相應(yīng)的測(cè)試點(diǎn)MP充電到電源電壓時(shí)，待測(cè)點(diǎn)和測(cè)試點(diǎn)分別斷開各自電壓源，它們將處于電壓懸浮狀態(tài)。若待測(cè)點(diǎn)X未斷開電壓源，即使待測(cè)點(diǎn)與外部電路出現(xiàn)了漏電流現(xiàn)象，也會(huì)被電壓源及時(shí)充電，導(dǎo)致不能檢測(cè)出漏電流，所以電壓懸浮狀態(tài)是漏電流測(cè)試的前提。
[0039]當(dāng)待測(cè)點(diǎn)X充電到高電壓(例如，10V)，并允許上下浮動(dòng)時(shí)，待測(cè)點(diǎn)X與其余待測(cè)點(diǎn)之間會(huì)產(chǎn)生漏電流。當(dāng)對(duì)待測(cè)點(diǎn)X上漏電流進(jìn)行測(cè)試時(shí)，由于待測(cè)點(diǎn)X與電壓源斷開，待測(cè)點(diǎn)X上的電壓會(huì)因?yàn)槁╇娏鞫壤档汀y(cè)試點(diǎn)MP上的電壓會(huì)因?yàn)檎{(diào)整電路D的原因而隨著待測(cè)點(diǎn)X上的電壓同步降低。因此，比較器K正端的輸入電壓也會(huì)因?yàn)槁╇娏鞫浇档汀?br>[0040]在測(cè)試漏電流過程中，比較器K會(huì)在一定的時(shí)間內(nèi)發(fā)出輸出信號(hào)。當(dāng)比較器K正端的輸入電壓小于負(fù)端參考電壓時(shí)，表示待測(cè)點(diǎn)X的漏電流過大；當(dāng)比較器K正端的輸入電壓不小于負(fù)端參考電壓時(shí)，表示待測(cè)點(diǎn)X的漏電流在合理范圍內(nèi)。
[0041]如圖2所示，包括上述三個(gè)漏電流測(cè)試單元的測(cè)試集成電路漏電流的漏電測(cè)試系統(tǒng)，用來(lái)檢測(cè)待測(cè)點(diǎn)XI上的漏電流。參考電壓VREF連接到各個(gè)比較器的負(fù)端，根據(jù)不同需求，每個(gè)參考電壓可以設(shè)計(jì)成不同值。在本次測(cè)量中，將它們?cè)O(shè)計(jì)成相同值2.2V。此多通道的漏電流檢測(cè)系統(tǒng)包含一個(gè)邏輯控制器FPGA，用來(lái)處理各個(gè)比較器的輸出結(jié)果。
[0042]待測(cè)點(diǎn)XI被外部電壓源充電到10V，開關(guān)管仏柵極電壓15V，開關(guān)管導(dǎo)通。同時(shí)開