2、待測合并單元將接收到的模擬量轉換為數字報文，并通過網卡、FPGA芯片轉發(fā)至CPU。
[0045]S103、FPGA芯片對接收的數字報文解碼，并向所述SAR ADC發(fā)送采樣脈沖信號，從而實現(xiàn)同步采樣。
[0046]具體的，步驟S103包括步驟:
[0047]S103UFPGA芯片對所述數字報文解碼，當查找到待測合并單元在一秒鐘內發(fā)送的第一個數字報文時，獲取當前數字報文的時標；
[0048]S1032、FPGA芯片向所述SAR ADC發(fā)送帶有所述時標的第一個采樣脈沖信號，并以數字報文的采樣間隔平均值作為A/D采樣間隔發(fā)送后續(xù)的采樣脈沖，從而實現(xiàn)同步采樣。
[0049]S104、SAR ADC根據所述采樣脈沖信號對所述模擬量進行采樣和模數轉換，獲得A/D報文，并發(fā)送至CPU。
[0050]S105、CPU根據FPGA芯片發(fā)送的數字報文和SAR ADC發(fā)送的A/D報文計算得到待測合并單元的相位誤差。
[0051]具體的，S105具體包括步驟:
[0052]S1051、CPU對FPGA芯片發(fā)送的數字報文進行傅里葉變換，獲取數字報文相位值；
[0053]S1052、CPU對SAR ADC發(fā)送的A/D報文進行傅里葉變換，獲取A/D報文相位值；
[0054]S1053、計算A/D采樣時間比模擬量輸出時間的總延遲時間，其中，總延遲時間=額定延時+傳輸延時+A/D采樣延時，式中，額定延時表示待測合并單元傳輸數字報文的時刻與模擬量實際采樣時刻的差值，傳輸延時表示從待測合并單元發(fā)送數字報文，到FPGA芯片解碼獲取所述第一個數字報文時的延遲，A/D采樣延時表示SAR ADC的采樣延時；
[0055]S1054、將所述總延遲時間轉換為標準相位差值，其中，標準相位差值=總延遲時間 *(A/D 計算頻率)/1000000*360 ；
[0056]S1055、根據所述數字報文相位值、所述A/D報文相位值和所述標準相位差值計算得到待測合并單元相位誤差，其中，待測合并單元相位誤差=A/D報文相位值-標準相位差值-數字報文相位值。
[0057]實施本發(fā)明，具有如下有益效果:通過本發(fā)明實現(xiàn)了模擬量輸入合并單元在非同步條件下相位誤差的測試，能夠在不改變現(xiàn)場接線結構的方式下完成測試，不需要停電測試，測試結構穩(wěn)定可靠，由硬件造成的相位值抖動誤差在2分以內，提高了智能變電站檢修水平
[0058]需要說明的是，在本文中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
[0059]上述本發(fā)明實施例序號僅僅為了描述，不代表實施例的優(yōu)劣。
[0060]在本申請所提供的幾個實施例中，應該理解到，所揭露的系統(tǒng)和方法可以通過其它的方式實現(xiàn)。例如，以上所描述的系統(tǒng)實施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實際實現(xiàn)時可以有另外的劃分方式，例如多個單元或組件可以結合或者可以集成到另一個系統(tǒng)，或一些特征可以忽略，或不執(zhí)行。另一點，所顯示或討論的相互之間的耦合或直接耦合或通信連接可以是通過一些接口，裝置或單元的間接耦合或通信連接，可以是電性，機械或其它的形式。
[0061]專業(yè)人員還可以進一步意識到，結合本文中所公開的實施例描述的各示例的單元及算法步驟，能夠以電子硬件、計算機軟件或者二者的結合來實現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經按照功能一般性地描述了各示例的組成及步驟。這些功能宄竟以硬件還是軟件方式來執(zhí)行，取決于技術方案的特定應用和設計約束條件。專業(yè)技術人員可以對每個特定的應用來使用不同方法來實現(xiàn)所描述的功能，但是這種實現(xiàn)不應認為超出本發(fā)明的范圍。
[0062]結合本文中所公開的實施例描述的方法或算法的步驟可以直接用硬件、處理器執(zhí)行的軟件模塊，或者二者的結合來實施。軟件模塊可以置于隨機存儲器(RAM)、內存、只讀存儲器(ROM)、電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動磁盤、CD-ROM、或技術領域內所公知的任意其它形式的存儲介質中。
[0063]對所公開的實施例的上述說明，使本領域專業(yè)技術人員能夠實現(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領域的專業(yè)技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。
【主權項】
1.一種模擬量輸入式合并單元的相位誤差測試裝置，其特征在于，包括: 功率源、網卡、FPGA芯片、SAR ADC和CPU，所述功率源分別連接待測合并單元、所述SARADC和所述CPU，所述網卡分別連接所述待測合并單元和所述FPGA芯片，所述FPGA芯片還分別連接所述CPU和所述SAR ADC，所述SAR ADC也連接所述CPU ； 其中，所述功率源用于向所述待測合并單元和所述SAR ADC發(fā)送模擬量；所述待測合并單元用于將接收到的模擬量轉換為數字報文，并通過所述網卡、FPGA芯片轉發(fā)至CPU ;所述FPGA芯片用于對接收的數字報文解碼，并向所述SAR ADC發(fā)送采樣脈沖信號，從而實現(xiàn)同步采樣；所述SAR ADC用于根據所述采樣脈沖信號對所述模擬量進行采樣和模數轉換，獲得A/D報文，并發(fā)送至CPU ;所述CPU用于根據FPGA芯片發(fā)送的數字報文和SAR ADC發(fā)送的A/D報文計算得到待測合并單元的相位誤差。2.如權利要求1所述的模擬量輸入式合并單元的相位誤差測試裝置，其特征在于，所述FPGA芯片具體用于對所述數字報文解碼，當查找到待測合并單元在一秒鐘內發(fā)送的第一個數字報文時，獲取當前數字報文的時標；以及向所述SAR ADC發(fā)送帶有所述時標的第一個采樣脈沖信號，并以數字報文的采樣間隔平均值作為A/D采樣間隔發(fā)送后續(xù)的采樣脈沖，從而實現(xiàn)同步采樣。3.如權利要求2所述的模擬量輸入式合并單元的相位誤差測試裝置，其特征在于，所述CPU包括: 傅里葉變換模塊，用于對FPGA芯片發(fā)送的數字報文進行傅里葉變換，獲取數字報文相位值；對SAR ADC發(fā)送的A/D報文進行傅里葉變換，獲取A/D報文相位值； 總延遲時間計算模塊，用于計算A/D采樣時間比模擬量輸出時間的總延遲時間，其中，總延遲時間=額定延時+傳輸延時+A/D采樣延時，式中，額定延時表示待測合并單元傳輸數字報文的時刻與模擬量實際采樣時刻的差值，傳輸延時表示從待測合并單元發(fā)送數字報文，到FPGA芯片解碼獲取所述第一個數字報文時的延遲，A/D采樣延時表示SAR ADC的采樣延時； 標準相位差值轉換模塊，用于將所述總延遲時間轉換為標準相位差值，其中，標準相位差值=總延遲時間*(A/D計算頻率)/1000000*360 ； 相位誤差計算模塊，用于根據所述數字報文相位值、所述A/D報文相位值和所述標準相位差值計算得到待測合并單元相位誤差，其中，待測合并單元相位誤差=A/D報文相位值-標準相位差值-數字報文相位值。4.一種模擬量輸入式合并單元的相位誤差測試方法，其特征在于，包括: 功率源向待測合并單元和SAR ADC發(fā)送模擬量； 待測合并單元將接收到的模擬量轉換為數字報文，并通過網卡、FPGA芯片轉發(fā)至CPU ; FPGA芯片對接收的數字報文解碼，并向所述SAR ADC發(fā)送采樣脈沖信號，從而實現(xiàn)同步米樣； SAR ADC根據所述采樣脈沖信號對所述模擬量進行采樣和模數轉換，獲得A/D報文，并發(fā)送至CPU ； CPU根據FPGA芯片發(fā)送的數字報文和SAR ADC發(fā)送的A/D報文計算得到待測合并單元的相位誤差。5.如權利要求4所述的模擬量輸入式合并單元的相位誤差測試方法，其特征在于，所述FPGA芯片對所述數字報文解碼，向所述SAR ADC發(fā)送采樣脈沖信號，從而實現(xiàn)同步采樣，具體包括: FPGA芯片對所述數字報文解碼，當查找到待測合并單元在一秒鐘內發(fā)送的第一個數字報文時，獲取當前數字報文的時標； FPGA芯片向所述SAR ADC發(fā)送帶有所述時標的第一個采樣脈沖信號，并以數字報文的采樣間隔平均值作為A/D采樣間隔發(fā)送后續(xù)的采樣脈沖，從而實現(xiàn)同步采樣。6.如權利要求5所述的模擬量輸入式合并單元的相位誤差測試方法，其特征在于，所述CPU根據FPGA芯片發(fā)送的數字報文和SAR ADC發(fā)送的A/D報文計算得到待測合并單元的相位誤差，具體包括: CPU對FPGA芯片發(fā)送的數字報文進行傅里葉變換，獲取數字報文相位值； CPU對SAR ADC發(fā)送的A/D報文進行傅里葉變換，獲取A/D報文相位值； 計算A/D采樣時間比模擬量輸出時間的總延遲時間，其中，總延遲時間=額定延時+傳輸延時+A/D采樣延時，式中，額定延時表示待測合并單元傳輸數字報文的時刻與模擬量實際采樣時刻的差值，傳輸延時表示從待測合并單元發(fā)送數字報文，到FPGA芯片解碼獲取所述第一個數字報文時的延遲，A/D采樣延時表示SAR ADC的采樣延時； 將所述總延遲時間轉換為標準相位差值，其中，標準相位差值=總延遲時間* (A/D計算頻率)/1000000*360 ； 根據所述數字報文相位值、所述A/D報文相位值和所述標準相位差值計算得到待測合并單元相位誤差，其中，待測合并單元相位誤差=A/D報文相位值-標準相位差值-數字報文相位值。
【專利摘要】本發(fā)明公開了一種模擬量輸入式合并單元的相位誤差測試裝置，包括：功率源、網卡、FPGA芯片、SAR ADC和CPU，所述功率源分別連接待測合并單元、所述SAR ADC和所述CPU，所述網卡分別連接所述待測合并單元和所述FPGA芯片，所述FPGA芯片還分別連接所述CPU和所述SAR ADC，所述SAR ADC也連接所述CPU。本發(fā)明還公開了一種模擬量輸入式合并單元的相位誤差測試方法。本發(fā)明能夠在不改變現(xiàn)場接線結構的方式下完成測試，不需要停電測試，測試結構穩(wěn)定可靠。
【IPC分類】G01R31/00
【公開號】CN104931826
【申請?zhí)枴緾N201510325723
【發(fā)明人】趙雙雙, 陳銘明, 盧樹峰, 楊世海, 戴太文, 徐敏銳, 李志新, 陳剛, 陳晶, 李濤
【申請人】國家電網公司, 江蘇省電力公司, 江蘇省電力公司電力科學研究院, 福建億榕信息技術有限公司
【公開日】2015年9月23日
【申請日】2015年6月12日