模擬量輸入式合并單元的相位誤差測試裝置及方法
【技術領域】
[0001]本發(fā)明涉及智能變電站技術領域，尤其涉及一種模擬量輸入式合并單元的相位誤差測試裝置及方法。
【背景技術】
[0002]合并單元作為在過程層中的智能裝置，是整個數(shù)字化變電站的數(shù)據(jù)源頭，它的精度、可靠性、穩(wěn)定性對數(shù)字化變電站的運行起到了非常重要的作用。原有的合并單元現(xiàn)場測試方法需要斷開模擬量輸入和同步信號，將檢測裝置接入構成一個測試回路，改變了現(xiàn)場的接線結構，必須停電測試，嚴重影響了測試工作的開展。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的技術問題在于，提供一種模擬量輸入式合并單元的相位誤差測試裝置及方法，能夠在不改變現(xiàn)場接線結構的方式下完成測試，不需要停電測試，測試結構穩(wěn)定可靠。
[0004]為了解決上述技術問題，本發(fā)明提供了一種模擬量輸入式合并單元的相位誤差測試裝置，包括:
[0005]功率源、網(wǎng)卡、FPGA芯片、SAR ADC和CPU，所述功率源分別連接待測合并單元、所述SAR ADC和所述CPU，所述網(wǎng)卡分別連接所述待測合并單元和所述FPGA芯片，所述FPGA芯片還分別連接所述CPU和所述SAR ADC,所述SAR ADC也連接所述CPU ；
[0006]其中，所述功率源用于向所述待測合并單元和所述SAR ADC發(fā)送模擬量；所述待測合并單元用于將接收到的模擬量轉換為數(shù)字報文，并通過所述網(wǎng)卡、FPGA芯片轉發(fā)至CPU ;所述FPGA芯片用于對接收的數(shù)字報文解碼，并向所述SAR ADC發(fā)送采樣脈沖信號，從而實現(xiàn)同步采樣；所述SAR ADC用于根據(jù)所述采樣脈沖信號對所述模擬量進行采樣和模數(shù)轉換，獲得A/D報文，并發(fā)送至CPU ;所述CPU用于根據(jù)FPGA芯片發(fā)送的數(shù)字報文和SAR ADC發(fā)送的A/D報文計算得到待測合并單元的相位誤差。
[0007]進一步，所述FPGA芯片具體用于對所述數(shù)字報文解碼，當查找到待測合并單元在一秒鐘內(nèi)發(fā)送的第一個數(shù)字報文時，獲取當前數(shù)字報文的時標；以及向所述SAR ADC發(fā)送帶有所述時標的第一個采樣脈沖信號，并以數(shù)字報文的采樣間隔平均值作為A/D采樣間隔發(fā)送后續(xù)的采樣脈沖，從而實現(xiàn)同步采樣。
[0008]進一步，所述CPU包括:
[0009]傅里葉變換模塊，用于對FPGA芯片發(fā)送的數(shù)字報文進行傅里葉變換，獲取數(shù)字報文相位值；對SAR ADC發(fā)送的A/D報文進行傅里葉變換，獲取A/D報文相位值；
[0010]總延遲時間計算模塊，用于計算A/D采樣時間比模擬量輸出時間的總延遲時間，其中，總延遲時間=額定延時+傳輸延時+A/D采樣延時，式中，額定延時表示待測合并單元傳輸數(shù)字報文的時刻與模擬量實際采樣時刻的差值，傳輸延時表示從待測合并單元發(fā)送數(shù)字報文，到FPGA芯片解碼獲取所述第一個數(shù)字報文時的延遲，A/D采樣延時表示SAR ADC的米樣延時；
[0011]標準相位差值轉換模塊，用于將所述總延遲時間轉換為標準相位差值，其中，標準相位差值=總延遲時間*(A/D計算頻率)/1000000*360 ；
[0012]相位誤差計算模塊，用于根據(jù)所述數(shù)字報文相位值、所述A/D報文相位值和所述標準相位差值計算得到待測合并單元相位誤差，其中，待測合并單元相位誤差=A/D報文相位值-標準相位差值-數(shù)字報文相位值。
[0013]本發(fā)明還提供了一種模擬量輸入式合并單元的相位誤差測試方法，包括:
[0014]功率源向待測合并單元和SAR ADC發(fā)送模擬量；
[0015]待測合并單元將接收到的模擬量轉換為數(shù)字報文，并通過網(wǎng)卡、FPGA芯片轉發(fā)至CPU ；
[0016]FPGA芯片對接收的數(shù)字報文解碼，并向所述SAR ADC發(fā)送采樣脈沖信號，從而實現(xiàn)同步采樣；
[0017]SAR ADC根據(jù)所述采樣脈沖信號對所述模擬量進行采樣和模數(shù)轉換，獲得A/D報文，并發(fā)送至CPU ；
[0018]CPU根據(jù)FPGA芯片發(fā)送的數(shù)字報文和SAR ADC發(fā)送的A/D報文計算得到待測合并單元的相位誤差。
[0019]進一步的，所述FPGA芯片對所述數(shù)字報文解碼，向所述SAR ADC發(fā)送采樣脈沖信號，從而實現(xiàn)同步采樣，具體包括:
[0020]FPGA芯片對所述數(shù)字報文解碼，當查找到待測合并單元在一秒鐘內(nèi)發(fā)送的第一個數(shù)字報文時，獲取當前數(shù)字報文的時標；
[0021]FPGA芯片向所述SAR ADC發(fā)送帶有所述時標的第一個采樣脈沖信號，并以數(shù)字報文的采樣間隔平均值作為A/D采樣間隔發(fā)送后續(xù)的采樣脈沖，從而實現(xiàn)同步采樣。
[0022]進一步的，所述CPU根據(jù)FPGA芯片發(fā)送的數(shù)字報文和SAR ADC發(fā)送的A/D報文計算得到待測合并單元的相位誤差，具體包括:
[0023]CPU對FPGA芯片發(fā)送的數(shù)字報文進行傅里葉變換，獲取數(shù)字報文相位值；
[0024]CPU對SAR ADC發(fā)送的A/D報文進行傅里葉變換，獲取A/D報文相位值；
[0025]計算A/D采樣時間比模擬量輸出時間的總延遲時間，其中，總延遲時間=額定延時+傳輸延時+A/D采樣延時，式中，額定延時表示待測合并單元傳輸數(shù)字報文的時刻與模擬量實際采樣時刻的差值，傳輸延時表示從待測合并單元發(fā)送數(shù)字報文，到FPGA芯片解碼獲取所述第一個數(shù)字報文時的延遲，A/D采樣延時表示SAR ADC的采樣延時；
[0026]將所述總延遲時間轉換為標準相位差值，其中，標準相位差值=總延遲時間* (A/D計算頻率)/1000000*360 ；
[0027]根據(jù)所述數(shù)字報文相位值、所述A/D報文相位值和所述標準相位差值計算得到待測合并單元相位誤差，其中，待測合并單元相位誤差=A/D報文相位值-標準相位差值-數(shù)字報文相位值。
[0028]實施本發(fā)明，具有如下有益效果:通過本發(fā)明實現(xiàn)了模擬量輸入合并單元在非同步條件下相位誤差的測試，能夠在不改變現(xiàn)場接線結構的方式下完成測試，不需要停電測試，測試結構穩(wěn)定可靠，由硬件造成的相位值抖動誤差在2分以內(nèi)，提高了智能變電站檢修水平。
【附圖說明】
[0029]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0030]圖1是本發(fā)明提供的模擬量輸入式合并單元的相位誤差測試裝置的一個實施例的結構示意圖。
【具體實施方式】
[0031]下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0032]圖1是本發(fā)明提供的模擬量輸入式合并單元的相位誤差測試裝置的一個實施例的結構示意圖，包括:功率源、網(wǎng)卡、FPGA芯片、SAR ADC(逐次逼近模數(shù)轉換器)和CPU，功率源分別連接待測合并單元、SAR ADC和CPU，網(wǎng)卡分別連接待測合并單元和FPGA芯片，F(xiàn)PGA芯片還分別連接CPU和SAR ADC, SAR ADC也連接CPU。
[0033]功率源用于向待測合并單元和SAR ADC發(fā)送模擬量。其中，功率源也可以是現(xiàn)場真是負荷，功率源的精度對整個測試的準確度沒有影響，模擬量具體是電壓、電流模擬信號。
[0034]待測合并單元用于將接收到的模擬量轉換為數(shù)字報文，并通過網(wǎng)卡、FPGA芯片轉發(fā)至CPU。其中，數(shù)字報文具體是IEC61850-9-2數(shù)字報文。待測合并單元發(fā)送IEC61850-9-2數(shù)字報文每秒鐘(以合并單元內(nèi)部的時鐘為基準)發(fā)送4000個，報文序號從O到3999。報文中包含數(shù)字報文傳輸時刻與模擬量實際采樣時刻相差稱作額定延時，這個延遲時間是一個常數(shù)，值為N倍的采樣間隔時間(N= 1，2，3...)。一般情況下，該常數(shù)為500，表示數(shù)字量傳輸時刻與模擬量實際米樣時刻相差500us。
[0035]FPGA芯片用于對接收的數(shù)字報文解碼，并向SAR ADC發(fā)送采樣脈沖信號，從而實現(xiàn)同步采樣。因此，待測合并單元與本發(fā)明之間不需要連接同步信號。具體的，F(xiàn)PGA芯片工作過程為:對數(shù)字報文解碼，判斷出數(shù)字報文的前導頭、序號字段，并根據(jù)FPGA內(nèi)芯片部時鐘，當發(fā)現(xiàn)前一個包的序號為3999時，下一個包檢測到前導頭后，即序號為O的數(shù)字報文，它是待測合并單元在一秒鐘內(nèi)發(fā)送的第一個數(shù)字報文，獲取當前數(shù)字報文的時標；向SARADC發(fā)送帶有時標的第一個采樣脈沖信號，并以數(shù)字報文的采樣間隔平均值作為A/D采樣間隔發(fā)送后續(xù)的采樣脈沖，從而實現(xiàn)同步采樣。一般情況下，數(shù)字報文的采樣間隔平均值為250uso
[0036]SAR ADC用于根據(jù)采樣脈沖信號對模擬量進行采樣和模數(shù)轉換，獲得A/D報文，并發(fā)送至CPU。
[0037]CPU用于根據(jù)FPGA芯片發(fā)送的數(shù)字報文和SAR ADC發(fā)送的A/D報文計算得到待測合并單元的相位誤差。
[0038]具體的，CPU包括:傅里葉變換模塊，用于對FPGA芯片發(fā)送的數(shù)字報文進行傅里葉變換，獲取數(shù)字報文相位值；對SAR ADC發(fā)送的A/D報文進行傅里葉變換，獲取A/D報文相位值；
[0039]總延遲時間計算模塊，用于計算A/D采樣時間比模擬量輸出時間的總延遲時間，其中，總延遲時間=額定延時+傳輸延時+A/D采樣延時，式中，額定延時表示待測合并單元傳輸數(shù)字報文的時刻與模擬量實際采樣時刻的差值，傳輸延時表示從待測合并單元發(fā)送數(shù)字報文，到FPGA芯片解碼獲取第一個數(shù)字報文時的延遲(這個延遲是固定常數(shù)，可從設計上確認值在0.5us左右)，A/D采樣延時表示SAR ADC的采樣延時(A/D采樣延時為固定常數(shù)，可在A/D手冊上查閱，為1us左右)；
[0040]標準相位差值轉換模塊，用于將總延遲時間轉換為標準相位差值，其中，標準相位差值=總延遲時間*(A/D計算頻率)/1000000*360 ；
[0041]相位誤差計算模塊，用于根據(jù)數(shù)字報文相位值、A/D報文相位值和標準相位差值計算得到待測合并單元相位誤差，其中，待測合并單元相位誤差=A/D報文相位值-標準相位差值-數(shù)字報文相位值。
[0042]本發(fā)明還提供了模擬量輸入式合并單元的相位誤差測試方法的一個實施例，包括步驟:
[0043]S101、功率源向待測合并單元和SAR ADC發(fā)送模擬量。
[0044]S10