基于fpga芯片的探冰雷達(dá)控制方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及探冰雷達(dá)的控制技術(shù)，更具體的是涉及基于FPGA芯片的探冰雷達(dá)的控制技術(shù)。
【背景技術(shù)】
[0002]探測極地冰蓋冰厚、探知其內(nèi)部結(jié)構(gòu)是研究冰蓋物質(zhì)平衡、冰蓋演化的基礎(chǔ)，是研究全球氣候、海平面變化的重要途徑之一。由于冰川具有對無線電波衰減小、冰體成層性和均質(zhì)性好等優(yōu)點(diǎn)，利用雷達(dá)進(jìn)行冰川探測已被證明為一種有效的技術(shù)手段。以往，探冰雷達(dá)利用一個發(fā)射天線發(fā)射高頻寬頻帶的電磁脈沖，并通過一個接收天線接收來自(地下)介質(zhì)層面的反射波。當(dāng)電磁波在介質(zhì)中傳播時，其路徑、電磁場強(qiáng)度及波形、相位等隨所穿越介質(zhì)的電磁特性及幾何形態(tài)而變化。因此，通過檢測回波時間、幅度、相位等參量，能夠解算出目標(biāo)深度、介質(zhì)特性及結(jié)構(gòu)等信息。
[0003]在將探冰雷達(dá)應(yīng)用于極地探測等情況下，因?yàn)榄h(huán)境惡劣，而且搭載于車輛等上而并不是靜止的，再者探測時震動較大，所以其硬件平臺要求盡可能的簡單、可靠，基于硬件平臺上的雷達(dá)控制軟件要求結(jié)構(gòu)簡潔、集成度高、性能可靠、數(shù)據(jù)鏈路傳輸穩(wěn)定、且實(shí)現(xiàn)功能全面。在現(xiàn)有探測雷達(dá)主控軟件實(shí)施方案中，大都以FPGA和DSP (或是ARM)為硬件平臺，F(xiàn)PGA實(shí)現(xiàn)雷達(dá)數(shù)據(jù)采集、算法處理等功能，DSP (或是ARM)實(shí)現(xiàn)系統(tǒng)控制、參數(shù)解析等功能。FPGA在一個時鐘下處理多個單元，是并行地工作，而DSP或ARM是串行地工作，因此當(dāng)利用這些硬件平臺協(xié)作來完成各功能時，容易導(dǎo)致結(jié)構(gòu)變得復(fù)雜、集成度低、數(shù)據(jù)鏈路傳輸不穩(wěn)定。

【發(fā)明內(nèi)容】

[0004]-要解決的技術(shù)問題-
[0005]本發(fā)明的目的在于，使用單片F(xiàn)PGA作為探冰雷達(dá)控制系統(tǒng)的硬件平臺，完成雷達(dá)控制系統(tǒng)的所有功能，也就是說提供一種基于FPGA的單一硬件平臺完成雷達(dá)數(shù)據(jù)采集、算法處理、系統(tǒng)控制、參數(shù)解析等功能的雷達(dá)控制方法。
[0006]-用于解決技術(shù)問題的手段-
[0007]本發(fā)明是一種基于FPGA芯片的探冰雷達(dá)控制方法，其中該FPGA芯片具有時鐘生成單元、數(shù)據(jù)處理單元、數(shù)據(jù)采集單元、數(shù)據(jù)成巾貞單元、數(shù)據(jù)傳輸單元及系統(tǒng)主控單元，其特征在于，所述探冰雷達(dá)控制方法包括:
[0008]參數(shù)獲取/解析步驟，所述FPGA芯片經(jīng)由所述數(shù)據(jù)傳輸單元自作為雷達(dá)數(shù)據(jù)的后級處理裝置的上位機(jī)下載封裝有雷達(dá)工作參數(shù)、工作模式指令及線性調(diào)頻信號的數(shù)據(jù)包，并對該數(shù)據(jù)包進(jìn)行解析，以獲取雷達(dá)工作參數(shù)、工作模式指令及線性調(diào)頻信號；
[0009]脈沖重復(fù)頻率信號生成步驟，所述時鐘生成單元對從外部輸入的時鐘源進(jìn)行分頻，并生成脈沖重復(fù)頻率信號；
[0010]控制步驟，在接收到來自所述上位機(jī)的所述工作模式指令所包含的系統(tǒng)啟動指令后，所述系統(tǒng)主控單元對所述脈沖重復(fù)頻率信號的上升沿進(jìn)行檢測并生成分別針對所述FPGA芯片中的所述數(shù)據(jù)處理單元及所述數(shù)據(jù)采集單元的控制信號；
[0011]數(shù)據(jù)采集步驟，所述數(shù)據(jù)采集單元基于來自所述系統(tǒng)主控單元的所述控制信號，對從探冰雷達(dá)傳送來的雷達(dá)模擬回波信號進(jìn)行雙通道數(shù)字采樣后將回波數(shù)據(jù)送入后級的所述數(shù)據(jù)處理單元中；
[0012]數(shù)據(jù)處理步驟，所述數(shù)據(jù)處理單元基于來自所述系統(tǒng)主控單元的所述控制信號，對由所述數(shù)據(jù)采集單元采集并送來的所述回波數(shù)據(jù)進(jìn)行累加處理，并將累加處理后的累加回波數(shù)據(jù)送往后級的所述數(shù)據(jù)成幀單元中；
[0013]數(shù)據(jù)成幀步驟，所述數(shù)據(jù)成幀單元對接收到的所述累加回波數(shù)據(jù)添加附加信息來組成數(shù)據(jù)幀；
[0014]數(shù)據(jù)回傳步驟，所述數(shù)據(jù)傳輸單元將所述數(shù)據(jù)幀上傳給所述上位機(jī)，以對所述探冰雷達(dá)的操作進(jìn)行控制。
[0015]-發(fā)明的效果-
[0016]根據(jù)本發(fā)明，雷達(dá)主控軟件以單片的FPGA芯片作為硬件搭載平臺，所有功能由該FPGA芯片來實(shí)現(xiàn)，不需要使用其他處理器協(xié)作完成，具有高度的系統(tǒng)集成性，減少了整個系統(tǒng)硬件使用資源，降低了系統(tǒng)軟件和硬件開發(fā)難度，縮短了研制周期。
【附圖說明】
[0017]圖1是表示本發(fā)明實(shí)施方式涉及的探冰雷達(dá)接收機(jī)系統(tǒng)的構(gòu)成的框圖。
[0018]圖2是表示本發(fā)明實(shí)施方式涉及的探冰雷達(dá)接收機(jī)系統(tǒng)中的FPGA芯片的構(gòu)成的框圖。
[0019]圖3是本發(fā)明實(shí)施方式涉及的探冰雷達(dá)接收機(jī)系統(tǒng)的動作的流程圖。
【具體實(shí)施方式】
[0020]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。
[0021]如圖1所示，為雷達(dá)接收機(jī)系統(tǒng)(雷達(dá)控制系統(tǒng))100的構(gòu)成框圖，其具有與作為雷達(dá)數(shù)據(jù)的后級處理裝置的外部計算機(jī)(以后稱為上位機(jī))I連接且能進(jìn)行雙向數(shù)據(jù)傳輸?shù)腢SB接口 2、FPGA芯片3、ADC芯片4及DAC芯片5，該上位機(jī)接收來自雷達(dá)主機(jī)的數(shù)據(jù)，并存儲到內(nèi)部的硬盤中。FPGA芯片(雷達(dá)主控器)3為雷達(dá)接收機(jī)系統(tǒng)I的核心，完成回波數(shù)據(jù)采集、數(shù)據(jù)處理、數(shù)據(jù)回傳，線性調(diào)頻信號發(fā)送等功能。FPGA芯片3由系統(tǒng)主控單元
31、時鐘生成單元32、信號回放單元33、數(shù)據(jù)采集單元34、數(shù)據(jù)處理單元35、數(shù)據(jù)成幀單元36和USB數(shù)據(jù)傳輸單元37，該USB數(shù)據(jù)傳輸單元37與USB接口 2相連接，下面將作詳細(xì)介紹。
[0022]FPGA芯片(雷達(dá)主控器)的內(nèi)部構(gòu)成的框圖如圖2所示。系統(tǒng)主控單元31對經(jīng)由USB數(shù)據(jù)傳輸單元37而從上位機(jī)下載的數(shù)據(jù)包進(jìn)行解析，獲取Chirp信號(線性調(diào)頻信號)和雷達(dá)工作參數(shù)，并對FPGA芯片的各單元進(jìn)行控制。其中雷達(dá)工作參數(shù)包括:
[0023]籲脈沖重復(fù)頻率信號(PRF):雷達(dá)發(fā)送Chirp信號的周期；
[0024]?脈沖時間寬度:在一個PRF周期內(nèi)，發(fā)送Chirp信號的時間窗口 ；
[0025]?回波采樣點(diǎn)數(shù):在一個PRF周期內(nèi)，采樣雷達(dá)回波模擬數(shù)據(jù)的個數(shù)(單位16bits)；
[0026]?積分累加次數(shù):在一個PRF周期內(nèi)采集的雷達(dá)回波數(shù)據(jù)記為一幀，雷達(dá)回波數(shù)據(jù)后處理中，為了提高回波數(shù)據(jù)信噪比，同時降低數(shù)據(jù)率，需要對多幀回波數(shù)據(jù)累加，累加次數(shù)也由上位機(jī)下載。
[0027]從雷達(dá)接收機(jī)系統(tǒng)I的外部輸入IGHz的時鐘源，時鐘生成單元32使用FPGA內(nèi)部的DCM模塊分頻為166MHz、200MHz兩個時鐘，166MHz為FPGA芯片的工作時鐘，200MHz為Chirp信號的輸出時鐘；同時以166MHz時鐘作為基準(zhǔn)源，通過計數(shù)方式生成脈沖重復(fù)頻率信號(PRF)，其值由雷達(dá)工作參數(shù)決定。
[0028]信號回放單元33將由上位機(jī)利用Matlab軟件生成且由系統(tǒng)主控單元31對數(shù)據(jù)包解析而得到的Chirp信號下載到FPGA內(nèi)部的RAMlO作一級緩存，再以PRF為周期輸出到外部的DAC芯片5中去，以進(jìn)行數(shù)字-模擬變換。其中，該Chirp信號是雷達(dá)工作時發(fā)射天線輸出的波形，中心頻率為125M，采樣時鐘為1GHz，帶寬為50MHz。
[0029]借助外部ADC芯片4對雷達(dá)接收天線接收到的雷達(dá)回波模擬信號進(jìn)行模擬-數(shù)字變換后，由數(shù)據(jù)采集單元34進(jìn)行雙通道數(shù)字化采樣，采樣精度為14bits，將采樣后的兩路回波數(shù)據(jù)送入后級的數(shù)據(jù)處理單元35?；夭〝?shù)據(jù)的采集長度由自上位機(jī)下載的雷達(dá)工作參數(shù)決定。
[0030]由于采集后的回波數(shù)據(jù)需要回傳到上位機(jī)作為最終的雷達(dá)成像數(shù)據(jù)源，故為降低數(shù)據(jù)傳輸率、提高信噪比，需要由數(shù)據(jù)處理單元35以PRF為周期對回波數(shù)據(jù)作積分累加處理，回波數(shù)據(jù)位寬16bits。累加次數(shù)也同樣由雷達(dá)工作參數(shù)來決定。
[0031]數(shù)據(jù)成幀單元36需要對累加后的回波數(shù)據(jù)添加幀標(biāo)志位、幀計數(shù)值等信息來組成固定長度的數(shù)據(jù)幀。數(shù)據(jù)幀位寬16bits，數(shù)據(jù)幀長度也同樣由雷達(dá)工作參數(shù)決定。數(shù)據(jù)成幀單元36將成幀后的回波數(shù)據(jù)幀送入FPGA內(nèi)部的FIF039進(jìn)行緩存。
[0032]USB數(shù)據(jù)傳輸單元37完成雷達(dá)接收機(jī)系統(tǒng)I與上位機(jī)之間的數(shù)據(jù)交換,上位機(jī)的應(yīng)用層軟件將雷達(dá)工作參數(shù)和原始的線性調(diào)頻信號封裝成完整的數(shù)據(jù)包下傳到雷達(dá)接收機(jī)系統(tǒng)1，USB數(shù)據(jù)傳輸單元37接收該數(shù)據(jù)包，并回傳給系統(tǒng)主控單元31，同時將經(jīng)數(shù)據(jù)處理單元35處理且被緩存于FIF039中的回波數(shù)據(jù)幀回傳給上位機(jī)。
[0033]FPGA芯片(雷達(dá)主控器)的動作的流程如圖3所示，F(xiàn)PGA芯片的功能的開啟、運(yùn)行由上位機(jī)的應(yīng)用軟件控制，控制指令包括軟件復(fù)位指令、參數(shù)下載指令、采集運(yùn)行指令。
[0034]步驟1:參數(shù)的獲取/解析
[0035]步驟1.1下載Chirp信號及雷達(dá)工作參數(shù)
[0036]雷達(dá)接收機(jī)系統(tǒng)工作之前需要注入多個參數(shù)，包括重復(fù)脈沖頻率值、模擬接收機(jī)衰減值、數(shù)字接收機(jī)衰減值、累加次數(shù)、ADC采集數(shù)據(jù)長度等；雷達(dá)接收機(jī)系統(tǒng)工作時，有多種工作模式，包括系統(tǒng)啟動、系統(tǒng)復(fù)位、數(shù)據(jù)采集、開始運(yùn)行、停止、數(shù)據(jù)保存。上述工作參數(shù)、工作模式指令和發(fā)射機(jī)輸出的原始的線性調(diào)頻信號(Chirp信號)均由上位機(jī)的應(yīng)用層軟件封裝成完整的數(shù)據(jù)包后經(jīng)過USB接口及USB數(shù)據(jù)傳輸單元下載到FPGA芯片，F(xiàn)PGA芯片正常工作需要配置的工作參數(shù)下載完畢后，開啟工作模式指令，F(xiàn)PGA芯片3開始工作。
[0037]步驟1.2參數(shù)解析
[0038]自上位機(jī)的工作參數(shù)下載完畢，系統(tǒng)主控單元31對經(jīng)由USB數(shù)據(jù)傳輸單元37而從上位機(jī)下載的數(shù)據(jù)包進(jìn)行解析，獲取線性調(diào)頻信號(Chirp信號)和雷達(dá)工作參數(shù)，并生成相應(yīng)的控制信號，以對FPGA芯片的各單元進(jìn)行控制。由此，省去了 DSP或ARM這類型處理器，優(yōu)降低了雷達(dá)系統(tǒng)功耗和雷達(dá)硬件成本，縮短了軟件開發(fā)時間，減少了雷達(dá)系統(tǒng)復(fù)雜度，化了雷達(dá)硬件結(jié)構(gòu)。
[0039]步驟1.3Chirp信號的緩存
[0040]將上位機(jī)將Chirp信號下載完畢后，信號回放單元33將Chirp信號暫時緩存到FPGA內(nèi)部的RAMlO中。Chirp信號為線性調(diào)頻信號，其頻率范圍10MHz到200MHz，信號采樣率為1GHz，其時間長度