本發(fā)明涉及斷路器監(jiān)測(cè)技術(shù)領(lǐng)域,具體涉及一種斷路器分合閘線圈在線錄波方法和裝置，能夠高效錄波。

背景技術(shù)：

分閘或合閘線圈(分閘或者合閘線圈)是電力系統(tǒng)控制、保護(hù)回路的最終執(zhí)行元件，又是高壓斷路器電磁操作機(jī)構(gòu)中重要元件之一。在電力系統(tǒng)出故障時(shí)，斷路器接受繼電保護(hù)及自動(dòng)裝置的分/合閘命令，以毫秒級(jí)的速度去執(zhí)行分/合閘動(dòng)作，以避免事故蔓延和擴(kuò)大。分閘或合閘線圈電流的大小、持續(xù)時(shí)間的長短反映了高壓斷路器機(jī)械操作機(jī)構(gòu)的好壞，體現(xiàn)了高壓斷路器的機(jī)械特性的優(yōu)劣。操作機(jī)構(gòu)性能的變化，在斷路器的分閘或合閘線圈電流中得到直接體現(xiàn)。由于不同的高壓斷路器分閘或合閘線圈的電阻和電抗都不相同，相應(yīng)地，分閘或合閘線圈的電流變化也不相同，從而給電流波形的采集帶來不確定因素。

現(xiàn)有技術(shù)的斷路器分閘或合閘線圈電流錄波大多采用單片機(jī)進(jìn)行處理，如圖4所示，首先用霍爾傳感器獲取分閘或合閘線圈(分閘線圈或者合閘線圈)電流，通過信號(hào)調(diào)理電路后送至模數(shù)轉(zhuǎn)換芯片(圖4中的ADC)進(jìn)行模數(shù)轉(zhuǎn)換，模數(shù)轉(zhuǎn)換芯片的采樣速率和轉(zhuǎn)換通道選擇都由單片機(jī)進(jìn)行控制，模數(shù)轉(zhuǎn)換芯片每完成1次轉(zhuǎn)換后都用中斷信號(hào)通知單片機(jī)讀取數(shù)據(jù)。單片機(jī)同時(shí)還需要采集合閘信號(hào)和分閘信號(hào)，確定斷路器斷幵還是閉合的信息，以判斷當(dāng)前采集數(shù)據(jù)是合閘電流還是分閘電流。最后單片機(jī)將處理后的數(shù)據(jù)通過LCD(液晶顯示屏)進(jìn)行展示，也可通過通訊接口與外部進(jìn)行數(shù)據(jù)交換。

單片機(jī)最終獲得如圖5所示的斷路器分閘或合閘線圈電流波形，其中，Ts為斷路器分/合閘電流起始時(shí)刻，Te為結(jié)束時(shí)刻。理想情況下Ts和Te時(shí)刻所對(duì)應(yīng)的電流都應(yīng)為“0”，但由于噪聲的存在，如圖所示，實(shí)際電流不為“0”，在1A左右。為確定斷路器分/合閘起始和結(jié)束時(shí)刻，通常需要設(shè)定一個(gè)門檻值M(M根據(jù)實(shí)際進(jìn)行確定，例如可以為1A,1.5A等)來判斷起始時(shí)間或結(jié)束時(shí)間，當(dāng)采集數(shù)據(jù)超過門檻值M時(shí)則判斷為斷路器分閘或合閘線圈電流起始時(shí)刻，小于設(shè)定值時(shí)則為結(jié)束時(shí)刻。

上述現(xiàn)有技術(shù)存在如下缺陷：(1)由于斷路器操作機(jī)構(gòu)的差別，分閘或合閘線圈通過電流和動(dòng)作時(shí)間也各不相同。不同的門檻值M會(huì)對(duì)應(yīng)不同的時(shí)間點(diǎn)，因此不同的門檻值M的設(shè)置會(huì)產(chǎn)生分/合閘不同的起始時(shí)刻和結(jié)束時(shí)刻。這必將導(dǎo)致所錄取的波形有缺失，不能完整反映斷路器分/合閘動(dòng)作過程。也就是說，電流波形的完整性受到門檻值M或斷路器差異的影響。

(2)分閘或合閘線圈電流錄波頻率在5KHz左右，模數(shù)轉(zhuǎn)換芯片以此頻率發(fā)出中斷，每秒5000次，單片機(jī)為響應(yīng)中斷而耗費(fèi)了大部分資源，同時(shí)還要在短時(shí)間內(nèi)完成數(shù)據(jù)的通信與顯示，消耗了單片機(jī)的大部分資源，無法實(shí)現(xiàn)數(shù)據(jù)的分析挖掘。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問題是提供一種高壓斷路器分閘或合閘線圈在線錄波方法，能如實(shí)記錄斷路器分/合閘時(shí)線圈電流變化的完整過程，不丟失、不缺失每次動(dòng)作數(shù)據(jù)，壓斷路器分閘或合閘線圈電流錄波不受斷路器差異影響。

為實(shí)現(xiàn)上述目的，本發(fā)明采取如下技術(shù)方案：一種斷路器分合閘線圈在線錄波方法，包括如下步驟：

步驟1：控制器從采樣芯片中取得電流信號(hào)，持續(xù)錄波并存儲(chǔ)于RAM中，初始錄波狀態(tài)為假；

步驟2：錄波狀態(tài)為假的狀態(tài)下，當(dāng)電流信號(hào)大于第一閾值時(shí)，記錄起始時(shí)刻t1，此時(shí)錄波數(shù)據(jù)在RAM的地址為ID1，變更錄波狀態(tài)為真；

步驟3：錄波狀態(tài)為真的狀態(tài)下，當(dāng)電流信號(hào)小于第一閾值時(shí)，記錄結(jié)束時(shí)刻t2，此時(shí)錄波數(shù)據(jù)在RAM的地址為ID2，變更錄波狀態(tài)為假，控制器向處理器發(fā)送一個(gè)中斷信號(hào)；

步驟4：記錄錄波數(shù)據(jù)，其中起始地址為ID1-T，數(shù)據(jù)長度為ID2-ID1+2T，其中T為第二閾值；

步驟5：處理器收到中斷信號(hào)后，從RAM中取得步驟4中的數(shù)據(jù)。

優(yōu)選地，所述控制器為現(xiàn)場(chǎng)可編程門陣列。

本發(fā)明同時(shí)還提供了實(shí)現(xiàn)上述錄波方法的在線錄波裝置，包括：設(shè)置于分閘或合閘線圈回路上的霍爾傳感器；連接霍爾傳感器與數(shù)模轉(zhuǎn)換采樣芯片的信號(hào)調(diào)理電路；控制器，所述控制器控制數(shù)模轉(zhuǎn)換采樣芯片的采樣并進(jìn)行錄波存儲(chǔ)于控制器的RAM中，在錄波結(jié)束后向處理器發(fā)出中斷信號(hào)；處理器，所述處理器根據(jù)中斷信號(hào)從RAM中取得錄波數(shù)據(jù)。

具體地，所述控制器為，現(xiàn)場(chǎng)可編程門陣列，包括：數(shù)模芯片接口、錄波控制單元，雙端口RAM和處理器接口；所述數(shù)模芯片接口用于連接數(shù)模轉(zhuǎn)換采樣芯片，所述處理器接口用于連接處理器；所述錄波控制單元通過數(shù)模芯片接口控制數(shù)模轉(zhuǎn)換采樣芯片的采樣，并從數(shù)模轉(zhuǎn)換采樣芯片中取得錄波數(shù)據(jù)；所述錄波控制單元將錄波數(shù)據(jù)寫入所述雙端口RAM，并在錄波結(jié)束向處理器接口發(fā)送終端信號(hào)。

本發(fā)明的在線錄波方法和裝置，高效的波形錄波邏輯控制機(jī)制，確保分閘或合閘線圈電流錄波波形的完整，保證后續(xù)數(shù)據(jù)挖掘分析的準(zhǔn)確性，同時(shí)自判斷動(dòng)區(qū)分分閘或合閘動(dòng)作，不需要外接分閘或合閘信號(hào)電路。此外，在線自動(dòng)采集斷路器分閘或合閘線圈電流波形，使處理器從采集控制和數(shù)據(jù)錄波中解脫出來，專注于數(shù)據(jù)通訊與分閘或合閘線圈狀態(tài)分析，提高了系統(tǒng)效率。

附圖說明

為了更清楚地說明本發(fā)明具體實(shí)施方式或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)具體實(shí)施方式或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹。

圖1為本發(fā)明的一個(gè)實(shí)施例的在線錄波方法的流程示意圖；

圖2為本發(fā)明的一個(gè)實(shí)施例的在錄波裝置的結(jié)構(gòu)框圖；

圖3為圖2中的控制器的內(nèi)部結(jié)構(gòu)框圖；

圖4為現(xiàn)有技術(shù)的錄波裝置的結(jié)構(gòu)框圖；

圖5為使用圖4的錄波裝置得到的波形圖。

具體實(shí)施方式

下面將結(jié)合附圖對(duì)本發(fā)明的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

在本專利的說明書與權(quán)利要求中，分閘或合閘線圈指的是“分閘線圈或合閘線圈”。FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。本發(fā)明的實(shí)施例中，采取FPGA作為控制器，執(zhí)行控制功能。

此外，在本專利的說明書與權(quán)利要求書中，閾值A(chǔ)與閾值T按照如下方法進(jìn)行確定：閾值A(chǔ)用于躲開線路中的噪聲，因此要大于噪聲幅值，同時(shí)要求小于線圈動(dòng)作時(shí)的啟動(dòng)電流峰值，一般為0.1A左右；時(shí)間閾值T一般為5ms左右，用于獲得有效錄波波型外更多的數(shù)據(jù)，此兩個(gè)閾值可以根據(jù)實(shí)際情況再上述數(shù)值的基礎(chǔ)上進(jìn)行微調(diào)。

圖1為本發(fā)明的一個(gè)實(shí)施例的斷路器分閘或合閘的FPGA錄波邏輯控制流程圖，分閘和合閘具有相同的控制流程，此控制流程在FPGA中運(yùn)行，處理器(CPU)根據(jù)中斷信號(hào)，區(qū)分是分閘波形數(shù)據(jù)還是合閘波形數(shù)據(jù)，無需 外接分合閘信來進(jìn)行判斷。圖2為實(shí)現(xiàn)此錄波方法的裝置的示意圖，圖3為圖2中的控制器的內(nèi)部結(jié)構(gòu)框圖。

圖1中，F(xiàn)lag代表錄波狀態(tài)，‘0’時(shí)代表無斷路器分/合閘動(dòng)作電流，‘1’時(shí)有斷路器分/合閘動(dòng)作電流。(1代表邏輯狀態(tài)“真”，0代表邏輯狀態(tài)“假”)Cnt代表延時(shí)時(shí)長(即從錄波數(shù)據(jù)小于閾值A(chǔ)后的持續(xù)時(shí)間，用于幫助判斷錄波動(dòng)作是否完成)。由于是在線實(shí)時(shí)錄波，雙口RAM(random access memory，隨機(jī)存取存儲(chǔ)器)循環(huán)保存數(shù)據(jù)，存滿后用新的數(shù)據(jù)覆蓋老的數(shù)據(jù)，數(shù)據(jù)ID指示了當(dāng)前數(shù)據(jù)在雙口RAM中的位置，也即地址。ID1為出現(xiàn)動(dòng)作電流時(shí)的數(shù)據(jù)位置，ID2為動(dòng)作電流結(jié)束時(shí)的數(shù)據(jù)位置。閾值A(chǔ)用于判斷是否有斷路器分閘或者合閘動(dòng)作，采集數(shù)據(jù)大于此值且Flag＝0時(shí)，說明出現(xiàn)動(dòng)作電流，此時(shí)的時(shí)間點(diǎn)記錄為t1，此時(shí)的數(shù)據(jù)地址為ID1；采集數(shù)據(jù)小于閾值A(chǔ)且Flag＝1時(shí)，說明動(dòng)作電流結(jié)束，此時(shí)的時(shí)間點(diǎn)記錄為t2，數(shù)據(jù)地址為ID2。ID1與ID2確定錄波數(shù)據(jù)的地址。為了消除由于閾值A(chǔ)的存在導(dǎo)致的錄波數(shù)據(jù)不完整，本實(shí)施例中，在由閾值A(chǔ)判斷出現(xiàn)電流的時(shí)間點(diǎn)之前和電流結(jié)束的時(shí)間點(diǎn)之后分別增加一定時(shí)間長度的數(shù)據(jù)，此長度為閾值T，從而防止因閾值A(chǔ)的存在導(dǎo)致波形缺失，使分析出現(xiàn)錯(cuò)誤。因此錄波數(shù)據(jù)實(shí)際地址為Addr＝ID1-T和數(shù)據(jù)實(shí)際長度Len＝ID2+T-(ID1-T)＝ID2-ID1+2T。通過增設(shè)閾值T來獲取完整的錄波數(shù)據(jù)。閾值T的存在，保證即使應(yīng)用于不同的斷路器操作機(jī)構(gòu)以及不同的閾值A(chǔ)，都能確保獲得完整的錄波數(shù)據(jù)。需要指出的是，由于波形數(shù)據(jù)就是電流隨時(shí)間變化的波形，故其存儲(chǔ)地址ID1與相應(yīng)的時(shí)刻存在對(duì)應(yīng)關(guān)系，可以采用時(shí)間來作為ID地址。因而可以用ID1-T代表波形數(shù)據(jù)的起始地址。

以下結(jié)合圖1的流程圖，說明本實(shí)施例的采樣方法的詳細(xì)工作過程：

如圖1所示，開始時(shí)，在步驟S1中，錄波裝置處于空閑狀態(tài)，其中，F(xiàn)lag＝0，Cnt＝0；

步驟S2：采集數(shù)據(jù)過程中，所采集的數(shù)據(jù)存儲(chǔ)RAM中，數(shù)據(jù)ID遞增(新的ID代表新的數(shù)據(jù)，區(qū)分已有的數(shù)據(jù))，然后進(jìn)入步驟S3：

步驟S3：判斷Flag＝1是否為真，如果為否，說明未進(jìn)行錄波，轉(zhuǎn)到步驟S5，這種情況對(duì)應(yīng)的是剛開始的時(shí)候，所采集的數(shù)據(jù)(電流值)小于閾 值A(chǔ)，還未進(jìn)入錄波狀態(tài)；如果Flag＝1為真，表明進(jìn)入錄波狀體，則進(jìn)入步驟S4；

步驟S5：比較采集的數(shù)據(jù)與閾值A(chǔ)的大小，當(dāng)采集的數(shù)據(jù)還未超過閾值A(chǔ)時(shí)，繼續(xù)返回步驟S2.，處于采集數(shù)據(jù)但未錄波的狀態(tài)；當(dāng)采集的數(shù)據(jù)>閾值A(chǔ)時(shí)，進(jìn)入步驟S7；

步驟S7：開始進(jìn)入錄波狀態(tài)，將Flag的值改為1，返回步驟S2，開始采集數(shù)據(jù)；

步驟S4：判斷數(shù)據(jù)與閾值A(chǔ)的關(guān)系，如果數(shù)據(jù)小于閾值A(chǔ)成立，則準(zhǔn)備進(jìn)入停止錄波的狀態(tài)，記錄此時(shí)的數(shù)據(jù)ID2，然后轉(zhuǎn)入步驟S42：進(jìn)行延時(shí)錄波，在延時(shí)時(shí)長Cnt小于閾值T時(shí)，返回步驟S2，保持采集數(shù)據(jù)的狀體，直到延時(shí)時(shí)長Cnt大于閾值T時(shí)，則真正停止錄波，轉(zhuǎn)入步驟S43，記錄數(shù)據(jù)ID2，這是當(dāng)數(shù)據(jù)下降至閾值A(chǔ)時(shí)存儲(chǔ)地址，然后轉(zhuǎn)入步驟S44；

步驟S44：得到錄波數(shù)據(jù)，錄波數(shù)據(jù)實(shí)際地址為Addr＝ID1-T和數(shù)據(jù)實(shí)際長度Len＝ID2+T-(ID1-T)＝ID2-ID1+2T,ID2+T包括了延時(shí)T，ID1-T表示其起始地址向前推了T，在完成數(shù)據(jù)采集后，進(jìn)行步驟S45：控制器向處理器發(fā)出中斷信號(hào)，處理器根據(jù)中斷信號(hào)獲得錄波數(shù)據(jù)，處理器獲取數(shù)據(jù)的時(shí)候根據(jù)上述的錄波數(shù)據(jù)實(shí)際地址Addr＝ID1-T與長度ID2-ID1+2T來從RAM中取得數(shù)據(jù)。

如圖1所示，完成步驟S44后，得到錄波數(shù)據(jù)，控制器(FPGA)向處理器發(fā)出中斷信號(hào)，處理器從雙端口RAM中根據(jù)中斷信息及地址(Addr)和長度(Len)數(shù)據(jù)，讀取分閘或合閘電流波形數(shù)據(jù)，

圖2為本發(fā)明的一個(gè)實(shí)施例的高壓斷路器分閘或合閘線圈在線錄波裝置。此在線錄波裝置包括作為核心的控制器(現(xiàn)場(chǎng)可編程門陣列，F(xiàn)PGA)；設(shè)置于分閘或合閘線圈回路上的霍爾傳感器；連接霍爾傳感器與數(shù)模轉(zhuǎn)換采樣芯片(ADC采樣)的信號(hào)調(diào)理電路；所述控制器控制數(shù)模轉(zhuǎn)換采樣芯片的采樣并進(jìn)行錄波，存儲(chǔ)于現(xiàn)場(chǎng)可編程門陣列的RAM中，在錄波結(jié)束后向處理器發(fā)出中斷信號(hào)；處理器，所述處理器根據(jù)中斷信號(hào)從RAM中取得錄波數(shù)據(jù)。

如圖3所示，數(shù)據(jù)采集由FPGA來完成，多通道模數(shù)轉(zhuǎn)換芯片同步采樣 控制、斷路器分閘或合閘動(dòng)作判斷、數(shù)據(jù)錄波都由FPGA自動(dòng)完成。這樣，處理器(單片機(jī)、DSP數(shù)字信號(hào)處理器或其他處理器)就可以從采集控制和數(shù)據(jù)錄波中解脫出來，專致于數(shù)據(jù)通訊與分閘或合閘線圈狀態(tài)分析。

圖3為控制器內(nèi)部功能框圖，在錄波程序的控制下，F(xiàn)PGA將從ADC(數(shù)模轉(zhuǎn)換采樣芯片)接口實(shí)時(shí)采集的數(shù)據(jù)循環(huán)存儲(chǔ)到內(nèi)部雙端口RAM中，F(xiàn)PGA每完成一次分閘/合閘錄波便用中斷信號(hào)通知處理器CPU從雙端口RAM的指定地址中讀取指定長度的錄波數(shù)據(jù)。

在本實(shí)施例中，整個(gè)錄波過程都由FPGA自動(dòng)完成，無需要處理器的干預(yù)。使處理器從繁雜的采集控制和數(shù)據(jù)錄波中解脫出來，專注于數(shù)據(jù)通訊與分閘或合閘線圈狀態(tài)分析，提高了系統(tǒng)效率。

請(qǐng)結(jié)合圖3，本實(shí)施例中，所述控制器為現(xiàn)場(chǎng)可編程門陣列，包括數(shù)模芯片接口、錄波控制單元(此程序在工作時(shí)候被讀取執(zhí)行)，雙端口RAM和處理器接口；所述數(shù)模芯片接口用于連接數(shù)模轉(zhuǎn)換采樣芯片，所述處理器接口用于連接處理器；所述錄波控制單元通過數(shù)模芯片接口控制數(shù)模轉(zhuǎn)換采樣芯片的采樣，并從數(shù)模轉(zhuǎn)換采樣芯片中取得錄波數(shù)據(jù)；所述錄波控制單元將錄波數(shù)據(jù)寫入所述雙端口RAM，并在錄波結(jié)束向處理器接口發(fā)送終端信號(hào)。

此外，如圖2所示，本實(shí)施例中，處理器還連接有通訊接口，以與外界存儲(chǔ)設(shè)備連接，或者連接LCD顯示器，實(shí)時(shí)顯示錄波的波形。

與現(xiàn)有技術(shù)相比，本實(shí)施例的錄波方法與裝置，通過設(shè)置閾值T，保留了判斷出現(xiàn)電流前和判斷電流結(jié)束后的一定長度的數(shù)據(jù)，防止因斷路器機(jī)構(gòu)的不同及閾值A(chǔ)的差異而導(dǎo)致波形缺失，進(jìn)而使分析可能出現(xiàn)錯(cuò)誤。也就是采取本實(shí)施例得到的波形數(shù)據(jù)更為完整，尤其是電流開始階段與結(jié)束階段的數(shù)據(jù)更為完整，更就解真正的開始時(shí)刻與結(jié)束時(shí)刻。

此外，結(jié)合上述的流程可以看出，處理器是根據(jù)中斷指示區(qū)分是分閘還是合閘動(dòng)作電流波形，無需專門外接分合閘信號(hào)來輔助判斷，也就省去了接入分閘與合閘信號(hào)電路。

此外，需要指出的是，圖2與圖3只是示范地說明了實(shí)現(xiàn)本發(fā)明的采樣方法的一種裝置，實(shí)際中還可以采取由FPGA實(shí)現(xiàn)分閘或合閘線圈電流實(shí) 時(shí)數(shù)據(jù)采集；后續(xù)動(dòng)作電流起止時(shí)刻判斷和波形完整性則在高性能的處理器中采用程序代碼實(shí)現(xiàn)。

最后應(yīng)說明的是：以上各實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述各實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。