本發(fā)明涉及數(shù)字信號(hào)處理技術(shù)，尤其涉及一種模擬量采集裝置。

背景技術(shù)：

在電氣測(cè)控系統(tǒng)中，需要采集各種模擬量信號(hào)，例如各種傳感器采集得到的模擬電壓信號(hào)、模擬電流信號(hào)等，并需要將采集后的模擬量信號(hào)進(jìn)行相應(yīng)的處理，例如進(jìn)行采樣和濾波的處理。

現(xiàn)有技術(shù)中，對(duì)于采集的模擬量信號(hào)，通過(guò)濾波的調(diào)整和處理后，數(shù)字信號(hào)處理(Digital Signal Processing，簡(jiǎn)稱：DSP)控制模擬量采集裝置通過(guò)DSP控制模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter，簡(jiǎn)稱：ADC)對(duì)處理后的模擬量信號(hào)進(jìn)行采集處理，將模擬量信號(hào)轉(zhuǎn)化為數(shù)字量信號(hào)。

采用現(xiàn)有技術(shù)，在DSP控制ADC對(duì)模擬量信號(hào)進(jìn)行采集處理，將模擬量信號(hào)轉(zhuǎn)化為數(shù)字量信號(hào)之前，需要濾波器對(duì)采集信號(hào)進(jìn)行濾波和調(diào)整，造成采集裝置外圍的電路較為繁瑣。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種模擬量采集裝置，減少了采集裝置外圍的電路規(guī)模。

本發(fā)明提供一種模擬量采集裝置，包括：現(xiàn)場(chǎng)可編程邏輯門(mén)陣列(Field－Programmable Gate Array，簡(jiǎn)稱：FPGA)芯片，所述FPGA芯片與模數(shù)轉(zhuǎn)換器ADC連接，所述FPGA芯片用于控制所述ADC采集模擬量信號(hào)并輸出數(shù)字量信號(hào)；

所述FPGA芯片還用于對(duì)所述數(shù)字量信號(hào)進(jìn)行濾波處理。

在本發(fā)明一實(shí)施例中，還包括：

兩級(jí)抗混疊濾波器，所述兩級(jí)抗混疊濾波器與第一運(yùn)算放大器連接，所述第一運(yùn)算放大器與所述ADC連接，所述兩級(jí)抗混疊濾波器用于對(duì)所述模擬量信號(hào)進(jìn)行采樣濾波處理。

在本發(fā)明一實(shí)施例中，所述兩級(jí)抗混疊濾波器包括：第一初級(jí)濾波器、第二初級(jí)濾波器、第一次級(jí)濾波器和第二次級(jí)濾波器；

所述模擬量信號(hào)的第一輸入端連接所述第一初級(jí)濾波器的輸入端，所述第一初級(jí)濾波器的輸出端連接所述第一次級(jí)濾波器的輸入端和所述第一運(yùn)算放大器的反相輸入端，所述第一次級(jí)濾波器的輸出端連接所述第一運(yùn)算放大器的輸出端；

所述模擬量信號(hào)的第二輸入端連接所述第二初級(jí)濾波器的輸入端，所述第二初級(jí)濾波器的輸出端連接所述第二次級(jí)濾波器的輸入端和所述第一運(yùn)算放大器的同相輸入端，所述第二次級(jí)濾波器的輸出端接地。

在本發(fā)明一實(shí)施例中，所述第一初級(jí)濾波器包括：第一電阻、第二電阻、第三電阻和第一電容，其中，所述模擬量信號(hào)的第一輸入端連接所述第一電阻的一端，所述第一電阻的另一端連接所述第二電阻的一端并通過(guò)所述第一電容接地，所述第二電阻的另一端連接所述第三電阻，所述第三電阻的另一端連接所述第一次級(jí)濾波器的輸入端和所述第一運(yùn)算放大器的反相輸入端；

所述第一次級(jí)濾波器包括：第四電阻和第二電容，其中，所述第一初級(jí)濾波器的輸出端連接所述第四電阻的一端和所述第二電容的一端，所述第四電阻的另一端和所述第二電容的另一端連接所述第一運(yùn)算放大器的輸出端；

所述第二初級(jí)濾波器包括：第五電阻、第六電阻、第七電阻和第三電容，其中，所述模擬量信號(hào)的第二輸入端連接所述第五電阻的一端，所述第五電阻的另一端連接所述第六電阻的一端并通過(guò)所述第三電容接地，所述第六電阻的另一端連接所述第七電阻，所述第七電阻的另一端連接所述第二次級(jí)濾波器的輸入端和所述第一運(yùn)算放大器的同相輸入端；

所述第二次級(jí)濾波器包括：第八電阻和第四電容，其中所述第二初級(jí)濾波器的輸出端連接所述第八電阻的一端和所述第四電容的一端，所述第八電阻的另一端和所述第四電容的另一端接地。

在本發(fā)明上述實(shí)施例中，還包括：

數(shù)字隔離電路，所述數(shù)字隔離電路的一端與所述ADC連接，所述數(shù)字隔離電路的另一端與所述FPGA芯片連接，所述數(shù)字隔離電路用于所述模擬量信號(hào)和所述數(shù)字量信號(hào)的電氣隔離。

在本發(fā)明一實(shí)施例中，所述數(shù)字隔離電路為磁隔離芯片。

在本發(fā)明一實(shí)施例中，還包括：

快速硬件保護(hù)電路，所述快速硬件保護(hù)電路的一端與所述第一運(yùn)算放大器的一端連接，所述快速硬件保護(hù)電路的另一端與所述FPGA芯片連接。

在本發(fā)明一實(shí)施例中，還包括：電磁兼容性EMC濾波器和采樣電阻；

所述采樣電阻的一端連接所述EMC濾波器，所述采樣電阻的另一端連接所述兩級(jí)抗混疊濾波器。

在本發(fā)明一實(shí)施例中，所述FPGA芯片包括：數(shù)字濾波器，所述數(shù)字濾波器包括串聯(lián)的四階積分電路和四階微分電路。

本發(fā)明提供一種模擬量采集裝置，包括：FPGA芯片，其中FPGA芯片與ADC連接，F(xiàn)PGA芯片用于控制ADC采集模擬量信號(hào)并輸出數(shù)字量信號(hào)，F(xiàn)PGA芯片還用于對(duì)數(shù)字量信號(hào)進(jìn)行濾波處理。本發(fā)明提供的一種模擬量采集裝置，通過(guò)FPGA芯片控制ADC對(duì)模擬量信號(hào)進(jìn)行采集，并通過(guò)FPGA芯片對(duì)ADC輸出的數(shù)字量信號(hào)進(jìn)行濾波處理，從而減少了模擬量采集裝置外圍電路的規(guī)模。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明模擬量采集裝置實(shí)施例一的結(jié)構(gòu)示意圖；

圖2為本發(fā)明模擬量采集裝置實(shí)施例二的結(jié)構(gòu)示意圖；

圖3為本發(fā)明兩級(jí)抗混疊濾波器實(shí)施例的電路結(jié)構(gòu)示意圖；

圖4為本發(fā)明模擬量采集裝置實(shí)施例三的結(jié)構(gòu)示意圖；

圖5為本發(fā)明數(shù)字隔離電路實(shí)施例的電路結(jié)構(gòu)示意圖；

圖6為本發(fā)明模擬量采集裝置實(shí)施例四的結(jié)構(gòu)示意圖；

圖7為本發(fā)明快速硬件保護(hù)電路實(shí)施例的電路結(jié)構(gòu)示意圖；

圖8為本發(fā)明模擬量采集裝置實(shí)施例五的結(jié)構(gòu)示意圖；

圖9為本發(fā)明模擬量采集裝置部分電路實(shí)施例的電路結(jié)構(gòu)示意圖；

圖10為本發(fā)明數(shù)字濾波器實(shí)施例的電路結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

本發(fā)明的說(shuō)明書(shū)和權(quán)利要求書(shū)及上述附圖中的術(shù)語(yǔ)“第一”、“第二”、“第三”、“第四”等(如果存在)是用于區(qū)別類(lèi)似的對(duì)象，而不必用于描述特定的順序或先后次序。應(yīng)該理解這樣使用的數(shù)據(jù)在適當(dāng)情況下可以互換，以便這里描述的本發(fā)明的實(shí)施例例如能夠以除了在這里圖示或描述的那些以外的順序?qū)嵤?。此外，術(shù)語(yǔ)“包括”和“具有”以及他們的任何變形，意圖在于覆蓋不排他的包含，例如，包含了一系列步驟或單元的過(guò)程、方法、系統(tǒng)、產(chǎn)品或設(shè)備不必限于清楚地列出的那些步驟或單元，而是可包括沒(méi)有清楚地列出的或?qū)τ谶@些過(guò)程、方法、產(chǎn)品或設(shè)備固有的其它步驟或單元。

下面以具體地實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)行詳細(xì)說(shuō)明。下面這幾個(gè)具體的實(shí)施例可以相互結(jié)合，對(duì)于相同或相似的概念或過(guò)程可能在某些實(shí)施例不再贅述。

圖1為本發(fā)明模擬量采集裝置實(shí)施例一的結(jié)構(gòu)示意圖。如圖1所示，本實(shí)施例提供的模擬量采集裝置包括：FPGA芯片1，F(xiàn)PGA芯片1與ADC2連接。FPGA芯片1用于控制ADC2采集模擬量信號(hào)并輸出數(shù)字量信號(hào)，F(xiàn)PGA芯片1還用于對(duì)數(shù)字量信號(hào)進(jìn)行濾波處理。

具體地，F(xiàn)PGA芯片1通過(guò)控制ADC2的時(shí)序，實(shí)現(xiàn)控制ADC2將輸入ADC2的模擬量信號(hào)轉(zhuǎn)換為數(shù)字量信號(hào)輸出，并將數(shù)字量信號(hào)送入FPGA芯片1進(jìn)行數(shù)字濾波處理和軟件的保護(hù)處理，將最終得到處理后的數(shù)字量信號(hào)存入相應(yīng)的寄存器中，用于DSP處理器進(jìn)行實(shí)時(shí)的處理。由于通過(guò)FPGA芯片1對(duì)ADC2實(shí)現(xiàn)控制，并對(duì)采樣后的數(shù)據(jù)進(jìn)行數(shù)字濾波器處理，從而能夠根據(jù)模擬量采集裝置應(yīng)用的不同心痛的要求進(jìn)行設(shè)計(jì)靈活地實(shí)現(xiàn)數(shù)字濾波，解放了DSP資源的同時(shí)，增加了系統(tǒng)的可擴(kuò)展能力，減少了模擬量采集裝置外圍電路的規(guī)模，同時(shí)能夠消除常規(guī)阻容偏差對(duì)于濾波器的影響。

本實(shí)施例提供一種模擬量采集裝置，包括：FPGA芯片，其中FPGA芯片與ADC連接，F(xiàn)PGA芯片用于控制ADC采集模擬量信號(hào)并輸出數(shù)字量信號(hào)，F(xiàn)PGA芯片還用于對(duì)數(shù)字量信號(hào)進(jìn)行濾波處理。本實(shí)施例提供的一種模擬量采集裝置，通過(guò)FPGA芯片控制ADC對(duì)模擬量信號(hào)進(jìn)行采集，并通過(guò)FPGA芯片對(duì)ADC輸出的數(shù)字量信號(hào)進(jìn)行濾波處理，從而減少了模擬量采集裝置外圍電路的規(guī)模。

進(jìn)一步地，圖2為本發(fā)明模擬量采集裝置實(shí)施例二的結(jié)構(gòu)示意圖。如圖2所示，在本發(fā)明上述實(shí)施例的基礎(chǔ)上，本實(shí)施例模擬量采集裝置還包括：兩級(jí)抗混疊濾波器3，其中，兩級(jí)抗混疊濾波器3與第一運(yùn)算放大器4連接，第一運(yùn)算放大器4與ADC2連接。兩級(jí)抗混疊濾波器3用于對(duì)模擬量信號(hào)進(jìn)行采樣濾波處理。

具體地，ADC2在將模擬量信號(hào)轉(zhuǎn)換為數(shù)字量信號(hào)時(shí)，根據(jù)奈奎斯特采樣定理，采樣頻率應(yīng)該至少為待采樣的模擬量信號(hào)最高頻率的2倍，否則可能會(huì)出現(xiàn)模擬量信號(hào)中的高頻成分混疊到低頻段，出現(xiàn)虛假頻率成分的現(xiàn)象。因此，使用兩級(jí)抗混疊濾波器3在ADC2的前端，根據(jù)香農(nóng)采樣定理的要求進(jìn)行設(shè)計(jì)，并通過(guò)精確計(jì)算兩級(jí)抗混疊濾波器3和第一運(yùn)算放大器4的聯(lián)合增益，能夠同時(shí)實(shí)現(xiàn)電路采樣電阻的偏差補(bǔ)償設(shè)計(jì)。

可選地，圖3為本發(fā)明兩級(jí)抗混疊濾波器實(shí)施例的電路結(jié)構(gòu)示意圖。如圖3所示，本發(fā)明兩級(jí)抗混疊濾波器3的一種可能的實(shí)現(xiàn)方式為：兩級(jí)抗混疊濾波器包括：第一初級(jí)濾波器31、第一次級(jí)濾波器32、第二初級(jí)濾波器33和第二次級(jí)濾波器34。模擬量信號(hào)的第一輸入端連接第一初級(jí)濾波器31的輸入端，第一初級(jí)濾波器31的輸出端連接第一次級(jí)濾波器32的輸入端和第一運(yùn)算放大器4的反相輸入端，第一次級(jí)濾波器32的輸出端連接第一運(yùn)算放大器4的輸出端。模擬量信號(hào)的第二輸入端連接第二初級(jí)濾波器33的輸入端，第二初級(jí)濾波器33的輸出端連接第二次級(jí)濾波器34的輸入端和第一運(yùn)算放大器4的同相輸入端，第二次級(jí)濾波器34的輸出端接地。

其中，可選地，第一輸入端為待處理的模擬量信號(hào)，第二輸入端為接地信號(hào)，以保證第一運(yùn)算放大器的增益對(duì)稱。

具體地，第一初級(jí)濾波器31包括：第一電阻301、第二電阻302、第三電阻303和第一電容304，其中，模擬量信號(hào)的第一輸入端連接第一電阻301的一端，第一電阻301的另一端連接第二電阻302的一端并通過(guò)第一電容304接地，第二電阻302的另一端連接第三電阻303，第三電阻303的另一端連接第一次級(jí)濾波器32的輸入端和第一運(yùn)算放大器4的反相輸入端。

第一次級(jí)濾波器32包括：第四電阻305和第二電容306，其中，第一初級(jí)濾波器31的輸出端連接第四電阻305的一端和第二電容306的一端，第四電阻305的另一端和第二電容306的另一端連接第一運(yùn)算放大器4的輸出端。

第二初級(jí)濾波器33包括：第五電阻307、第六電阻308、第七電阻309和第三電容310，其中，模擬量信號(hào)的第二輸入端連接第五電阻307的一端，第五電阻307的另一端連接第六電阻308的一端并通過(guò)第三電容310接地，第六電阻308的另一端連接第七電阻309，第七電阻309的另一端連接第二次級(jí)濾波器34的輸入端和第一運(yùn)算放大器4的同相輸入端。

第二次級(jí)濾波器包括：第八電阻311和第四電容312，其中第二初級(jí)濾波器33的輸出端連接第八電阻311的一端和第四電容312的一端，第八電阻311的另一端和第四電容312的另一端接地。

進(jìn)一步地，圖4為本發(fā)明模擬量采集裝置實(shí)施例三的結(jié)構(gòu)示意圖。如圖4所示，在上述各實(shí)施例的基礎(chǔ)上，本實(shí)施例模擬量采集裝置還包括：數(shù)字隔離電路5，其中，數(shù)字隔離電路5的一端與ADC2連接，另一端與FPGA芯片1連接，數(shù)字隔離電路5用于模擬量信號(hào)和數(shù)字量信號(hào)的電氣隔離。

其中，數(shù)字隔離電路5可以實(shí)現(xiàn)經(jīng)過(guò)ADC2采樣后的數(shù)字量信號(hào)進(jìn)行電氣隔離，同時(shí)又屏蔽了線性光耦帶來(lái)的延遲、誤差和較高的成本，有效地通過(guò)電路架構(gòu)的調(diào)整降低了成本，并進(jìn)一步提高了采樣的精度。

具體地，數(shù)字隔離電路5為磁隔離芯片，此時(shí)，如圖5所示，圖5為本發(fā)明數(shù)字隔離電路實(shí)施例的電路結(jié)構(gòu)示意圖。其中，ADC2包括六個(gè)管腳，VDD連接偏置電壓REF，VIN接收輸入的模擬量信號(hào)，GND接地，SDATA輸出數(shù)字量信號(hào)，SCLK接收FPGA芯片1經(jīng)過(guò)數(shù)字隔離電路5發(fā)送的時(shí)序控制信號(hào)，CS為ADC2的開(kāi)關(guān)。ADC2通過(guò)SCLK、SDATA和CS通過(guò)數(shù)字隔離電路5與FPGA芯片1連接。并由FPGA芯片1通過(guò)數(shù)字隔離電路5向CS發(fā)送開(kāi)關(guān)控制信號(hào)，開(kāi)關(guān)控制信號(hào)用于控制ADC2的開(kāi)啟和關(guān)閉；向SCLK通過(guò)數(shù)字隔離電路5發(fā)送時(shí)序控制信號(hào)，時(shí)序用于控制ADC2的采集。ADC2將采集得到的數(shù)字量信號(hào)通過(guò)數(shù)字隔離電路5發(fā)送至FPGA芯片1。數(shù)字隔離電路5可以實(shí)現(xiàn)經(jīng)過(guò)ADC采樣后的數(shù)字量信號(hào)進(jìn)行電氣隔離，同時(shí)又屏蔽了線性光耦帶來(lái)的延遲、誤差和較高的成本，有效地通過(guò)電路架構(gòu)的調(diào)整降低了成本，并進(jìn)一步提高了采樣的精度。

圖6為本發(fā)明模擬量采集裝置實(shí)施例四的結(jié)構(gòu)示意圖。如圖6所示，本實(shí)施例提供的模擬量采集裝置還包括：快速硬件保護(hù)電路6，其中，快速硬件保護(hù)電路6的一端與第一運(yùn)算放大器4的一端連接，快速硬件保護(hù)電路6的另一端與FPGA芯片1連接?？焖儆布Ｗo(hù)電路6用于防止輸入ADC2的模擬量信號(hào)的電壓超過(guò)ADC2的采集范圍。當(dāng)快速硬件保護(hù)電路6檢測(cè)到輸入的模擬量信號(hào)的電壓異常時(shí)，通知FPGA芯片1控制ADC停止采樣，實(shí)現(xiàn)對(duì)ADC2的保護(hù)。

具體地，圖7為本發(fā)明快速硬件保護(hù)電路實(shí)施例的電路結(jié)構(gòu)示意圖。如圖7所示，參考電壓REF連接第九電阻701的一端，第九電阻701的另一端連接第十電阻703的一端和第二運(yùn)算放大器702的同相輸入端，第十電阻703的另一端連接第十一電阻704的一端、第十二電阻705的一端和偏置電壓V_BIAS，第十一電阻704的另一端和第十二電阻705的另一端連接第三運(yùn)算放大器709的同相輸入端，第二運(yùn)算放大器702的反相輸入端連接第十三電阻706的一端和第十四電阻707的一端，第十四電阻707的另一端接地，第十三電阻706的另一端連接第二運(yùn)算放大器702的輸出端、第十五電阻708的一端和第二比較器712的一個(gè)輸入端，第十五電阻708的另一端連接第三運(yùn)算放大器709的反相輸入端和第十六電阻710的一端，第三運(yùn)算放大器709的輸出端連接第十六電阻710的另一端、第一比較器711的的一個(gè)輸入端、第五電容714的一端，A_IN為快速硬件保護(hù)電路的輸入端，用于接收模擬量信號(hào)，第五電容714的另一端連接第一比較器711的另一個(gè)輸入端、快速硬件保護(hù)電路的輸入端A_IN、第六電容715的一端和第二比較器712的另一端，第一比較器711的輸出端和第二比較器712的輸出端連接非門(mén)713的輸入端，非門(mén)713的輸出端為快速硬件保護(hù)電路的輸出信號(hào)，非門(mén)713的輸出端連接FPGA芯片1，用于向FPGA芯片1發(fā)送保護(hù)信號(hào)。

圖8為本發(fā)明模擬量采集裝置實(shí)施例五的結(jié)構(gòu)示意圖。如圖8所示，本實(shí)施例提供的模擬量采集裝置還包括：電磁兼容性(Electromagnetic Compatibility，簡(jiǎn)稱：EMC)濾波器7、采樣電阻8和偏置調(diào)整電路9，其中，采樣電阻8的一端連接EMC濾波器7，采樣電阻8的另一端連接兩級(jí)抗混疊濾波器3。具體地，EMC濾波器7用于濾除信號(hào)傳輸中的線耦合干擾，采樣電阻8用于將電流信號(hào)轉(zhuǎn)化為電壓信號(hào)。偏置調(diào)整電路9用于調(diào)整輸入運(yùn)算放大器4的電壓信號(hào)。

可選地，模擬量采集裝置的前端連接霍爾傳感器，將霍爾傳感器輸出的模擬量信號(hào)送入模擬量采集裝置進(jìn)行處理。

圖9為本發(fā)明模擬量采集裝置部分電路實(shí)施例的電路結(jié)構(gòu)示意圖。如圖9所示，EMC濾波器7包括第七電容901和第八電容902，其中，模擬量信號(hào)的第一輸入端連接第七電容901的一端，模擬量信號(hào)的第二輸入端連接第八電容902的一端，第七電容901的另一端和第八電容902的另一端接地。采樣電阻8包括第十七電阻903、第十八電阻904和第十九電阻905，其中EMC濾波器7的第一輸出端連接第十七電阻903的一端、第十八電阻904的一端和第十九電阻905的一端，EMC濾波器7的第二輸出端連接第十七電阻903的另一端、第十八電阻904的另一端和第十九電阻905的另一端?？蛇x地，第十七電阻的一端通過(guò)第二十電阻908接地。

可選地，第一運(yùn)算放大器4包括偏置電路，偏置電路包括第二十一電阻906和第二十二電阻907，偏置電壓通過(guò)第二十一電阻906連接第一運(yùn)算放大器4的正相輸入端，第二十二電阻907的一端連接第一運(yùn)算放大器4的正相輸入端，第二十二電阻907的另一端接地。

圖10為本發(fā)明數(shù)字濾波器實(shí)施例的電路結(jié)構(gòu)示意圖。如圖10所示，本實(shí)施例提供的FPGA芯片1包括數(shù)字濾波器，其中數(shù)字濾波器包括串聯(lián)的四階積分電路和四階微分電路。具體地，Ain為數(shù)字濾波器的輸入端，Aout為數(shù)字濾波器的輸出端，四階積分電路包括積分器L1、積分器L2、積分器L3和積分器L4，L1、L2、L3和L4串聯(lián)，四階微分電路包括微分器D1、微分器D2、微分器D3和微分器D4，D1、D2、D3和D4串聯(lián)，四階積分電路和四階微分電路串聯(lián)。從而通過(guò)FPGA芯片1中的數(shù)字濾波器實(shí)現(xiàn)對(duì)模擬量信號(hào)的處理。

本領(lǐng)域普通技術(shù)人員可以理解：實(shí)現(xiàn)上述各方法實(shí)施例的全部或部分步驟可以通過(guò)程序指令相關(guān)的硬件來(lái)完成。前述的程序可以存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中。該程序在執(zhí)行時(shí)，執(zhí)行包括上述各方法實(shí)施例的步驟；而前述的存儲(chǔ)介質(zhì)包括：ROM、RAM、磁碟或者光盤(pán)等各種可以存儲(chǔ)程序代碼的介質(zhì)。

最后應(yīng)說(shuō)明的是：以上各實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述各實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。