本發(fā)明涉及一種檢測裝置，尤其涉及一種基于FPGA的電力系統(tǒng)諧波智能檢測裝置。

背景技術(shù)：

隨著科學(xué)技術(shù)的發(fā)展，越來越多的電力電子裝置和電力設(shè)備作為非線性負(fù)載運(yùn)行在電網(wǎng)中，產(chǎn)生了大量的無功和諧波，因?yàn)楣╇娤到y(tǒng)和輸電線路具有隨頻率變化的阻抗，各次諧波電流流過電網(wǎng)時就會產(chǎn)生一定的電壓降，疊加在供電電壓上，引起電網(wǎng)電壓波形發(fā)生畸變，使供電質(zhì)量下降，對電網(wǎng)造成了極大的“污染”，給電力系統(tǒng)的安全運(yùn)行帶來了極大的危害。目前國外諧波智能檢測裝置的生產(chǎn)廠家中，法國施耐德和以色列埃爾斯浦公司主要生產(chǎn)在線監(jiān)測系統(tǒng)，德國西門子和日本日置公司主要生產(chǎn)便攜式監(jiān)測裝置。國內(nèi)也有一些科研院所和企業(yè)對諧波智能檢測系統(tǒng)進(jìn)行研發(fā)和制造，與國外相比還存在一定的差距，主要體現(xiàn)在：缺乏統(tǒng)一的行業(yè)規(guī)范；監(jiān)測諧波的數(shù)據(jù)指標(biāo)不全，缺乏整體的數(shù)據(jù)整合；人機(jī)交互方面還有待改進(jìn)。

FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是為了實(shí)現(xiàn)小誤差、實(shí)時性強(qiáng)、高精度的電力系統(tǒng)諧波檢測，設(shè)計了一種基于FPGA的電力系統(tǒng)諧波智能檢測裝置。

本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是：基于FPGA的電力系統(tǒng)諧波智能檢測裝置由傳感器、低通濾波電路、AD轉(zhuǎn)換電路、FPGA最小系統(tǒng)、RS232通信接口電路、鍵盤顯示電路和電源電路等部分構(gòu)成。系統(tǒng)以FPGA為核心，由高精度CT/PT傳感器采集電網(wǎng)電壓、電流信號，通過低通濾波器對信號進(jìn)行處理后，經(jīng)AD轉(zhuǎn)換電路，送FPGA進(jìn)行諧波分析，利用RS232通訊接口發(fā)送至上位機(jī)，并通過LCD顯示。

所述的FPGA模塊是系統(tǒng)的核心，主要完成諧波信號的分析處理，與上位機(jī)的通信等功能。FPGA器件采用Alters公司的EP1C12Q240C8芯片。該芯片支持Nios II處理器；具有12060個邏輯單元（LE）；52個M4K存儲塊；234Kbits隨機(jī)存取存儲器（RAM）；2個鎖相環(huán)；內(nèi)部有8個全局時鐘；173個可用的I/O引腳；支持各種單端I/O標(biāo)準(zhǔn)，如LVCMOS、LVTTL和SSTL-2等；具有在系統(tǒng)編程（ISP）的能力和多次編程能力；具有包括Flash內(nèi)存訪問接口的特性。

所述的傳感器電路選用的CT/PT電流、電壓互感器，從而有效的防止了波形在采樣源頭產(chǎn)生的畸變。

所述的A/D轉(zhuǎn)換電路采用了ADI公司的芯片AD7656，該芯片內(nèi)置了六個16位的低功耗逐次逼近型ADC，每個通道轉(zhuǎn)換時間的最大值為3.1uS，采樣頻率為250kSPS，內(nèi)置了低噪聲、寬帶寬采樣保持放大器，可處理輸入信號的頻率最高為12MHz。具有一個高速并行接口和高速串行接口。內(nèi)置2.5V片內(nèi)基準(zhǔn)電壓源，也允許連接外部參考電壓?？刹捎谩?V電壓供電。

本發(fā)明的有益效果是：電力系統(tǒng)諧波檢測的速度和精度受多方面因素的影響，其中速度的主要因素就是所采用處理器的性能，而影響精度的主要因素是非同步采樣所造成的誤差。本文設(shè)計的基于FPGA的電力系統(tǒng)諧波智能檢測裝置很好的解決了上述兩個問題。該裝置由高精度的CT/PT傳感器采集電網(wǎng)諧波信號，經(jīng)低通濾波器、AD轉(zhuǎn)換電路后，送FPGA檢測電網(wǎng)中諧波成分，將檢測結(jié)果發(fā)送至上位機(jī)并通過LCD顯示。經(jīng)過現(xiàn)場測試，該系統(tǒng)穩(wěn)定可靠，抗干擾能力強(qiáng)，測試數(shù)據(jù)準(zhǔn)確，可以實(shí)時更新，具有一定的實(shí)用價值。

附圖說明

下面結(jié)合附圖和實(shí)施例對本發(fā)明進(jìn)一步說明。

圖1是系統(tǒng)原理框圖。

圖2是低通濾波電路。

圖3是程序流程圖。

具體實(shí)施方式

如圖1所示，基于FPGA的電力系統(tǒng)諧波智能檢測裝置由傳感器、低通濾波電路、AD轉(zhuǎn)換電路、FPGA最小系統(tǒng)、RS232通信接口電路、鍵盤顯示電路和電源電路等部分構(gòu)成。系統(tǒng)以FPGA為核心，由高精度CT/PT傳感器采集電網(wǎng)電壓、電流信號，通過低通濾波器對信號進(jìn)行處理后，經(jīng)AD轉(zhuǎn)換電路，送FPGA進(jìn)行諧波分析，利用RS232通訊接口發(fā)送至上位機(jī)，并通過LCD顯示。FPGA模塊是系統(tǒng)的核心，主要完成諧波信號的分析處理，與上位機(jī)的通信等功能。FPGA器件采用Alters公司的EP1C12Q240C8芯片。由于芯片EP1C12Q240C8的內(nèi)部資源有限，需要擴(kuò)展片外的存儲器，用于存儲程序和保存運(yùn)算結(jié)果。本文根據(jù)Nios II處理器提供的存儲器接口，擴(kuò)展2片SRAM 和1片F(xiàn)LASH。SRAM采用512K字的芯片IDT7I V416，兩片SRAM經(jīng)過拼接達(dá)到512K雙字的存儲空間。FLASH采用存儲空間為8M字節(jié)的芯片AM29LV065。芯片內(nèi)核采用1.5V電壓供電，I/O引腳可以根據(jù)系統(tǒng)需要選擇1.5V、1.8V、2.5V和3.3V四種供電方式，本文將FPGA的I/O引腳選擇為3.3 V供電，可以直接與5V的輸入信號匹配，對于輸出信號則需要設(shè)計3.3 V到5V的轉(zhuǎn)換電路。

本發(fā)明采用了高性能CT/PT電流、電壓互感器將電網(wǎng)信號線性變換為±2.5V的交流電壓信號。電網(wǎng)信號為0~±15A的交流電流信號和±150V~±390V的交流電壓信號，互感器采集信號的精度決定了系統(tǒng)的精度等級。因此，對互感器的線性度、線性范圍、相移和和高頻衰減等指標(biāo)參數(shù)都有嚴(yán)格的要求。按照諧波檢測系統(tǒng)的要求，互感器的非線性度須小于0.1%；線性范圍須大于系統(tǒng)的輸入范圍，且有20%的裕量；相移須小于5度?；ジ衅鲗τ诟叽沃C波有較強(qiáng)的衰減作用，通常表現(xiàn)為低通濾波器。按照上述指標(biāo)要求，本文選用的CT/PT電流、電壓互感器有效的防止了波形在采樣源頭產(chǎn)生的畸變。

如圖2所示，為了完整地采集所需信號，本文設(shè)計了一個二階有源低通濾波器減少高頻信號的混疊誤差。截止頻率：Fo=1/2πRC=1/(2π×5.1×10³×0.01×10^-6)≈3.12KHz。電壓放大倍數(shù)：A_V=1+R4/R3=2。品質(zhì)因素：Q=1/(3- A_V)=1。輸出電壓：Uo=2U₁,即-5V~+5V。根據(jù)奈奎斯特采樣定理，采樣頻率要大于信號中最高頻率信號的2倍，采樣后的數(shù)字信號才完整地保留了原始信號中的信息，工程應(yīng)用中一般選取采樣頻率為信號最高頻率的5～10倍。系統(tǒng)對被測信號每個周期采樣512點(diǎn)，則有：Fs=512×50Hz=25.6KHz＞8×3.15KHz=25.2KHz。即：采樣頻率是信號最高頻率信號的8倍以上，可以進(jìn)一步減小高頻信號的混疊誤差。

如圖3所示，系統(tǒng)軟件的功能主要是完成諧波的分析和有效值計算等工作，運(yùn)算的數(shù)據(jù)量大而且要求速度快，適合采用FPGA來完成此類工作。人機(jī)交互和通信功能由Nios II處理器系統(tǒng)來完成。系統(tǒng)程序流程如圖3所示。系統(tǒng)初始化包括FPGA初始化、數(shù)據(jù)存儲、傳輸串口、液晶初始化和AD轉(zhuǎn)換初始化。數(shù)據(jù)采集程序主要是控制A/D轉(zhuǎn)換器對CT/PT互感器輸出的模擬信號進(jìn)行采樣，再將A/D轉(zhuǎn)換器輸出的數(shù)字信號送給數(shù)據(jù)處理程序，完成FFT運(yùn)算、有效值計算和諧波分析等，從而得到電壓、電流有效值，以及各次諧波幅值等電網(wǎng)參數(shù)值，最后將運(yùn)算結(jié)果存入RAM中，等待NiosII處理器的訪問。

本發(fā)明利用QuartusII自帶的FFT IP核完成FFT運(yùn)算，采樣數(shù)據(jù)的長度為512點(diǎn)，采用I/O數(shù)據(jù)流結(jié)構(gòu)，不需要停止FFT IP核數(shù)據(jù)流的進(jìn)出，允許輸入數(shù)據(jù)連續(xù)處理，輸出連續(xù)的復(fù)數(shù)流結(jié)果。系統(tǒng)初始化后，完成8個周波采樣點(diǎn)再進(jìn)行第一次FFT運(yùn)算，每次利用最新的1個周波采樣點(diǎn)和之前的7個周波采樣點(diǎn)完成下一次的FFT運(yùn)算，這樣1秒就可以完成50次電網(wǎng)基波和諧波各項參數(shù)的檢測。Nios II處理器系統(tǒng)的程序包括數(shù)據(jù)的后處理程序、設(shè)置程序、顯示程序和通信程序等。數(shù)據(jù)的后處理程序主要是完成對用戶邏輯區(qū)域的數(shù)據(jù)處理模塊結(jié)果進(jìn)行處理，得到數(shù)據(jù)對應(yīng)的真實(shí)值。設(shè)置程序主要是針對按鍵做出響應(yīng)，包括設(shè)定供電電壓的偏差，設(shè)定電網(wǎng)諧波電壓的限值(%)、設(shè)定電力系統(tǒng)頻率的偏差和三相電壓的不平衡度。顯示程序?qū)⑺鶞y各個電參量的結(jié)果顯示在液晶顯示屏上。通信程序根據(jù)上位機(jī)的命令按要求將計算結(jié)果通過RS232協(xié)議發(fā)給上位機(jī)，上位機(jī)利用Matlab中的串行通信接口接收數(shù)據(jù)并做相應(yīng)的處理。