基于嵌入式gpu的通用雷達(dá)成像處理系統(tǒng)的制作方法
【專利摘要】本發(fā)明提出一種基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)，包括：雷達(dá)前端、信號(hào)采集和預(yù)處理模塊、信號(hào)處理模塊和接收主機(jī)，其中，雷達(dá)前端用于發(fā)射電磁波和接收目標(biāo)反射回波；信號(hào)采集和預(yù)處理模塊用于對(duì)目標(biāo)反射回波進(jìn)行采樣和預(yù)處理，并與雷達(dá)前端進(jìn)行指令和參數(shù)的交換；信號(hào)處理模塊用于對(duì)信號(hào)采集和預(yù)處理模塊傳輸?shù)臄?shù)據(jù)進(jìn)行計(jì)算和處理，以獲得成像結(jié)果數(shù)據(jù)，并將成像結(jié)果數(shù)據(jù)通過PCI-E總線發(fā)送至接收主機(jī)；接收主機(jī)接收成像結(jié)果數(shù)據(jù)，并對(duì)成像結(jié)果數(shù)據(jù)進(jìn)行繪圖，并實(shí)時(shí)顯示得到的圖像。本發(fā)明實(shí)施例的系統(tǒng)具有高速度、高效率的優(yōu)點(diǎn)，且能夠滿足大數(shù)據(jù)量處理的要求，另外，該系統(tǒng)還具有體積小、成本低、功耗小和復(fù)雜度低的優(yōu)點(diǎn)。
【專利說明】基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及雷達(dá)信號(hào)處理【技術(shù)領(lǐng)域】，特別涉及一種基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)。
【背景技術(shù)】
[0002]雷達(dá)成像技術(shù)是雷達(dá)發(fā)展歷程中的里程碑，通過雷達(dá)成像技術(shù)，雷達(dá)不僅能獲得目標(biāo)的位置和運(yùn)動(dòng)參數(shù)，同時(shí)能夠獲得目標(biāo)的圖像，這在現(xiàn)代軍事技術(shù)的發(fā)展中具有極其重要的意義。鑒于此，雷達(dá)成像技術(shù)得到了廣泛的重視和極大的發(fā)展。
[0003]目前的雷達(dá)成像處理系統(tǒng)的工作流程是:雷達(dá)前端接收目標(biāo)反射回波并傳送至信號(hào)采集模塊，由高速模數(shù)轉(zhuǎn)換器ADC將高速模擬信號(hào)轉(zhuǎn)換為較低速的并行數(shù)字信號(hào)，經(jīng)過必要的預(yù)處理之后，由計(jì)算單元對(duì)并行數(shù)據(jù)進(jìn)行一系列運(yùn)算和處理，輸出目標(biāo)的圖像參數(shù)并在屏幕上顯示。在整個(gè)流程中，計(jì)算單元的性能對(duì)系統(tǒng)能夠獲取到的的目標(biāo)場景圖像的質(zhì)量起著很重要的作用。然而，隨著對(duì)雷達(dá)成像的圖像精度和實(shí)時(shí)性要求越來越高，雷達(dá)成像系統(tǒng)中計(jì)算單元性能的提升也面臨著巨大的挑戰(zhàn)。雷達(dá)成像處理系統(tǒng)中使用的計(jì)算單元傳統(tǒng)上有FPGA、DSP、CPU等器件，F(xiàn)PGA具有強(qiáng)大的時(shí)序控制能力，但在數(shù)字信號(hào)處理和算法方面則不具備優(yōu)勢；DSP專門用于算法和數(shù)字信號(hào)處理，但面對(duì)著越來越高的計(jì)算性能要求也逐漸顯得力不從心;CPU作為通用數(shù)據(jù)處理器，其優(yōu)點(diǎn)在于處理數(shù)值計(jì)算，但在雷達(dá)成像處理系統(tǒng)中速度無法滿足實(shí)時(shí)處理的要求。
[0004]GPU是近年來新興的一種處理核心技術(shù)，具有超多線程和強(qiáng)大的并行計(jì)算能力，相當(dāng)于專用于圖像處理的CPU，在浮點(diǎn)運(yùn)算、并行運(yùn)算等部分計(jì)算方面，GPU可以提供數(shù)十倍乃至于上百倍于CPU的性能，GPU在圖像處理領(lǐng)域得到了越來越多的關(guān)注。目前已經(jīng)有人使用GPU作為雷達(dá)成像處理系統(tǒng)中的計(jì)算單元，在實(shí)際應(yīng)用中也顯示出了相比FPGA等傳統(tǒng)計(jì)算單元的巨大優(yōu)勢。但是當(dāng)前在雷達(dá)成像處理系統(tǒng)中對(duì)GPU的開發(fā)使用方式主要是“月艮務(wù)器+高端顯卡”，由服務(wù)器機(jī)箱為GPU提供運(yùn)行和開發(fā)環(huán)境，同時(shí)還需要有機(jī)箱來放置采集模塊、預(yù)處理模塊等其他板卡和設(shè)備，因此，整個(gè)系統(tǒng)會(huì)存在以下一系列弊端:
[0005]I)占用空間大:由于服務(wù)器機(jī)箱體積和重量大，而雷達(dá)成像系統(tǒng)中對(duì)體積和重量要求相對(duì)比較嚴(yán)格，“服務(wù)器機(jī)箱+高端顯卡”這種開發(fā)方式占用寶貴的空間，使用嚴(yán)重受限。
[0006]2)可靠性較差:“服務(wù)器機(jī)箱+高端顯卡”的開發(fā)方式中，高端顯卡放置在服務(wù)器機(jī)箱的插槽中，抗震性差，而雷達(dá)成像系統(tǒng)對(duì)可靠性要求很高，“服務(wù)器機(jī)箱+高端顯卡”的開發(fā)方式可靠性無法滿足雷達(dá)成像系統(tǒng)的要求。
[0007]3)靈活性差:“服務(wù)器機(jī)箱+高端顯卡”的開發(fā)方式中，GPU與外界的數(shù)據(jù)交換只能通過計(jì)算機(jī)進(jìn)行，無法根據(jù)實(shí)際應(yīng)用開發(fā)可定制的用戶接口，與其他設(shè)備之間的互聯(lián)方式受限，使用方式固定而不靈活。

【發(fā)明內(nèi)容】
[0008]本發(fā)明旨在至少在一定程度上解決上述相關(guān)技術(shù)中的技術(shù)問題之一。為此，本發(fā)明的目的在于提出一種基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)，該系統(tǒng)具有高速度、高效率的優(yōu)點(diǎn)，能夠滿足大數(shù)據(jù)量處理的要求，另外，該系統(tǒng)還具有體積小、成本低、功耗小和復(fù)雜度低的優(yōu)點(diǎn)。
[0009]為了實(shí)現(xiàn)上述目的，本發(fā)明的實(shí)施例提出了一種基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)，包括:雷達(dá)前端、信號(hào)采集和預(yù)處理模塊、信號(hào)處理模塊和接收主機(jī)，其中，所述雷達(dá)前端用于發(fā)射電磁波和接收目標(biāo)反射回波，并將所述目標(biāo)反射回波發(fā)送至所述信號(hào)采集和預(yù)處理模塊；所述信號(hào)采集和預(yù)處理模塊用于對(duì)所述目標(biāo)反射回波進(jìn)行采樣和預(yù)處理，并與所述雷達(dá)前端進(jìn)行指令和參數(shù)的交換；所述信號(hào)處理模塊與所述信號(hào)采集和預(yù)處理模塊相連，用于對(duì)所述信號(hào)采集和預(yù)處理模塊傳輸?shù)臄?shù)據(jù)進(jìn)行計(jì)算和處理，以獲得成像結(jié)果數(shù)據(jù)，并將所述成像結(jié)果數(shù)據(jù)通過PC1-E總線發(fā)送至所述接收主機(jī)；以及所述接收主機(jī)接收所述成像結(jié)果數(shù)據(jù)，并對(duì)所述成像結(jié)果數(shù)據(jù)進(jìn)行繪圖，并實(shí)時(shí)顯示得到的圖像。
[0010]另外，根據(jù)本發(fā)明上述實(shí)施例的基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)還可以具有如下附加的技術(shù)特征:
[0011]在一些示例中，所述信號(hào)采集與預(yù)處理模塊包括:AD采集子模塊、指令通信子模塊和FPGA預(yù)處理子模塊，其中，所述AD采集子模塊用于對(duì)所述雷達(dá)前端發(fā)送的目標(biāo)反射回波模擬信號(hào)進(jìn)行采集，并將所述目標(biāo)反射回波模擬信號(hào)轉(zhuǎn)換為并行數(shù)字信號(hào)，并將所述并行數(shù)字信號(hào)發(fā)送至所述FPGA預(yù)處理子模塊；所述指令通信子模塊通過高速接插件與所述雷達(dá)前端相連，以實(shí)現(xiàn)所述雷達(dá)前端和所述FPGA預(yù)處理子模塊之間的指令和參數(shù)交換；所述FPGA預(yù)處理子模塊用于接收所述并行數(shù)字信號(hào)，并通過所述指令通信子模塊與所述雷達(dá)前端進(jìn)行指令參數(shù)交換，以及對(duì)所述并行數(shù)字信號(hào)進(jìn)行預(yù)處理，并將處理后的數(shù)據(jù)按照PC1-E協(xié)議組包通過PC1-E總線發(fā)送至所述信號(hào)處理模塊。
[0012]在一些示例中，所述信號(hào)處理模塊包括:控制子模塊、接口子模塊和計(jì)算子模塊，其中，所述控制子模塊通過所述接口子模塊與所述計(jì)算子模塊相連，用于為所述計(jì)算子模塊提供控制和開發(fā)環(huán)境；所述接口子模塊用于對(duì)所述PC1-E總線進(jìn)行擴(kuò)展，且所述接口子模塊分別與所述FPGA預(yù)處理子模塊、所述控制子模塊、所述計(jì)算子模塊和所述接收主機(jī)相連，以實(shí)現(xiàn)所述FPGA預(yù)處理子模塊、所述控制子模塊、所述計(jì)算子模塊和所述接收主機(jī)之間的數(shù)據(jù)交換和調(diào)度；所述計(jì)算子模塊通過所述PCI總線接收所述FPGA預(yù)處理子模塊發(fā)送的預(yù)處理后的數(shù)據(jù)，并對(duì)所述預(yù)處理后的數(shù)據(jù)進(jìn)行計(jì)算以得到成像結(jié)果數(shù)據(jù)，并通過所述PC1-E總線將所述成像結(jié)果數(shù)據(jù)發(fā)送至所述接收主機(jī)。
[0013]在一些示例中，所述信號(hào)處理模塊通過PC1-E總線與所述信號(hào)采集和預(yù)處理模塊相連，以實(shí)現(xiàn)相互之間的數(shù)據(jù)傳輸及交換。
[0014]在一些示例中，所述信號(hào)處理模塊通過PC1-E總線與所述接收主機(jī)相連，以實(shí)現(xiàn)相互之間的數(shù)據(jù)傳輸及交換。
[0015]在一些示例中，所述控制模塊為ZYNQ。
[0016]在一些示例中，所述計(jì)算子模塊為圖形處理器。
[0017]在一些示例中，所述接口子模塊為PC1-E Switch。
[0018]綜上所述，根據(jù)本發(fā)明實(shí)施例的基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)，其信號(hào)采集和預(yù)處理模塊使用FPGA作為核心，充分利用了 FPGA強(qiáng)大的時(shí)序控制能力和并行運(yùn)算能力，從而使該系統(tǒng)具有高速度和高效率的優(yōu)點(diǎn)。另外，信號(hào)處理模塊采用嵌入式GPU作為計(jì)算核心，采用基于ARM內(nèi)核的ZYNQ為GPU提供開發(fā)環(huán)境，充分利用GPU強(qiáng)大的圖像處理能力的同時(shí)，也避免使用體積和重量大的服務(wù)器機(jī)箱，該系統(tǒng)將嵌入式GPU板卡與其他信號(hào)處理板卡放置在同一機(jī)箱中，減少了系統(tǒng)的體積、重量、成本和復(fù)雜度，另外，該系統(tǒng)還能夠利用ZYNQ中豐富的可編程邏輯和接口實(shí)現(xiàn)系統(tǒng)的其他拓展功能；進(jìn)一步地，該系統(tǒng)在實(shí)際應(yīng)用中，當(dāng)單片GPU的運(yùn)算能力無法滿足實(shí)時(shí)成像的要求時(shí)，可在信號(hào)處理模塊增加GPU芯片的個(gè)數(shù)，以乒乓操作的方式完成雷達(dá)成像數(shù)據(jù)的流水線處理，因此，該系統(tǒng)還具有良好的可擴(kuò)展性。
[0019]本發(fā)明的附加方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實(shí)踐了解到。
【專利附圖】

【附圖說明】
[0020]本發(fā)明的上述和/或附加的方面和優(yōu)點(diǎn)從結(jié)合下面附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，其中:
[0021]圖1為根據(jù)本發(fā)明一個(gè)實(shí)施例的基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)的結(jié)構(gòu)框圖；以及
[0022]圖2為根據(jù)本發(fā)明一個(gè)實(shí)施例的基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)的信號(hào)處理模塊的結(jié)構(gòu)框圖。
【具體實(shí)施方式】
[0023]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能理解為對(duì)本發(fā)明的限制。
[0024]以下結(jié)合附圖描述根據(jù)本發(fā)明實(shí)施例的基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)。
[0025]圖1為根據(jù)本發(fā)明一個(gè)實(shí)施例的基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)的結(jié)構(gòu)框圖。如圖1所示，根據(jù)本發(fā)明一個(gè)實(shí)施例的基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)100，包括:雷達(dá)前端110、信號(hào)采集和云處理模塊120、信號(hào)處理模塊130和接收主機(jī)140。
[0026]具體而言，雷達(dá)前端120用于發(fā)射電磁波和接收目標(biāo)反射回波，并將目標(biāo)反射回波發(fā)送至信號(hào)采集和預(yù)處理模塊120。換言之，即雷達(dá)前端120向外界發(fā)送電磁波，當(dāng)該電磁波接觸到目標(biāo)物體后，會(huì)反射回目標(biāo)反射回波，雷達(dá)前端120接收該目標(biāo)反射回波，經(jīng)將其發(fā)送至信號(hào)采集和預(yù)處理模塊120。
[0027]信號(hào)采集和預(yù)處理模塊120用于對(duì)上述的目標(biāo)反射回波進(jìn)行采樣和預(yù)處理，并與雷達(dá)前端110進(jìn)行指令和參數(shù)的交換。
[0028]進(jìn)一步地，如圖1所示，在本發(fā)明的一個(gè)實(shí)施例中，信號(hào)采集和預(yù)處理模塊120包括:AD采集子模塊121、指令通信子模塊122和FPGA預(yù)處理子模塊123。
[0029]其中，AD采集子模塊121用于對(duì)雷達(dá)前端110發(fā)送的目標(biāo)反射回波模擬信號(hào)進(jìn)行采集，并將該目標(biāo)反射回波模擬信號(hào)轉(zhuǎn)換為并行數(shù)字信號(hào)，并將并行數(shù)字信號(hào)發(fā)送至FPGA預(yù)處理子模塊123。在一個(gè)具體示例中，AD采集子模塊121可采用TI公司的ADC083000芯片，該芯片最高采樣速率達(dá)3.0GHz，采樣位數(shù)為8位，與雷達(dá)前端110相連，將目標(biāo)反射回波模擬信號(hào)轉(zhuǎn)換為并行數(shù)字信號(hào)，并發(fā)送給FPGA預(yù)處理子模塊123進(jìn)行處理。
[0030]指令通信子模塊122通過高速接插件與雷達(dá)前端110相連，以實(shí)現(xiàn)雷達(dá)前端110和FPGA預(yù)處理子模塊123之間的指令和參數(shù)交換。
[0031]FPGA預(yù)處理子模塊123用于接收上述的并行數(shù)字信號(hào)，并通過指令通信子模塊122與雷達(dá)前端110進(jìn)行指令參數(shù)交換，以及對(duì)并行數(shù)字信號(hào)進(jìn)行預(yù)處理，并將處理后的數(shù)據(jù)按照PC1-E協(xié)議組包通過PC1-E總線發(fā)送至信號(hào)處理模塊130。在一個(gè)具體示例中，F(xiàn)PGA預(yù)處理子模塊123可采用xilinx公司virtex-6系列的XC6VSX315T芯片，該芯片擁有49200個(gè) slices (片)、1344 個(gè) DSP48ElSlices、1408 個(gè) 18Kb Block RAM 和 20 個(gè)用戶 10，另外，該芯片內(nèi)置兩個(gè)PC1-E核，并擁有24個(gè)高速GTX可用于高速串行通信接口開發(fā)。具體而言，F(xiàn)PGA預(yù)處理子模塊123可實(shí)現(xiàn)對(duì)AD采集子模塊121的配置，并對(duì)AD采集子模塊121所采集到的數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和必要的預(yù)處理操作，并通過PC1-E總線發(fā)送至信號(hào)處理模塊130。
[0032]信號(hào)處理模塊130與信號(hào)采集和預(yù)處理模塊120相連，用于對(duì)信號(hào)采集和預(yù)處理模塊120傳輸?shù)臄?shù)據(jù)進(jìn)行計(jì)算和處理，以獲得成像結(jié)果數(shù)據(jù)，并將該成像結(jié)果數(shù)據(jù)通過PC1-E總線發(fā)送至接收主機(jī)140。其中，在一個(gè)具體示例中，信號(hào)處理模塊130與信號(hào)采集通過PC1-E總線與信號(hào)采集和預(yù)處理模塊120相連，以實(shí)現(xiàn)相互之間的數(shù)據(jù)傳輸及交換。
[0033]進(jìn)一步地，結(jié)合圖1和圖2所示，在本發(fā)明的一個(gè)實(shí)施例中，信號(hào)處理模塊130包括:控制子模塊131、接口子模塊132和計(jì)算子模塊133。
[0034]其中，控制子模塊131通過接口子模塊132與計(jì)算子模塊133相連，用于為計(jì)算子模塊133提供控制和開發(fā)環(huán)境。在本發(fā)明的一個(gè)實(shí)施例中，控制子模塊131例如可以為ZYNQ0作為一個(gè)具體示例，結(jié)合圖2所示，控制核心ZYNQ(即控制子模塊131)可采用xilinx公司的ZYNQ-7000A11 Programmable S0C，芯片型號(hào)為Z-7045。ZYNQ可以分為處理器部分PS (Processing System)和可編程邏輯部分 PL (Programmable Logic),PS 內(nèi)置一個(gè)雙核的ARM Cortex-A9處理器，最高主頻lGHz，32KB的指令緩存以及32KB的數(shù)據(jù)緩存，512KB的二級(jí)緩存，支持DDR3、DDR2等外部存儲(chǔ)以及QSP1、NAND、N0R等外部靜態(tài)存儲(chǔ)，包含UART、CAN、I2C、SPI等豐富的外設(shè)接口。PL(Programmable Logic)部分為Kintex_7FPGA,包含豐富的可編程邏輯資源和包括PCIe、AURORA、LINK等在內(nèi)的各種IP核。在本發(fā)明的具體實(shí)施例中，通過在PS上運(yùn)行Linux系統(tǒng)，為計(jì)算子模塊133(GPU)提供控制和開發(fā)環(huán)境，通過接口子模塊132 (PC1-E Switch)實(shí)現(xiàn)與計(jì)算子模塊133 (GPU)的數(shù)據(jù)交換，通過外掛的DDR3SDRAM、QSP1、NVRAM、NAND等存儲(chǔ)器，實(shí)現(xiàn)對(duì)PS、PL、GPU的配置、加載和控制。另外，在本發(fā)明的另一個(gè)實(shí)施例中，可充分利用PL部分豐富的可編程邏輯和高速接口，保留了 A0R0RA、LINK以及通過PCIe-PCI橋?qū)崿F(xiàn)的PCI等高速接口，為可能的系統(tǒng)功能擴(kuò)展備用，從而增強(qiáng)系統(tǒng)的可擴(kuò)展性。
[0035]接口子模塊132用于對(duì)PC1-E總線進(jìn)行擴(kuò)展，且接口子模塊132分別與FPGA預(yù)處理子模塊123、控制子模塊131、計(jì)算子模塊133和接收主機(jī)140相連，以實(shí)現(xiàn)FPGA預(yù)處理子模塊123、控制子模塊131、計(jì)算子模塊133和接收主機(jī)140之間的數(shù)據(jù)交換和調(diào)度。在本發(fā)明的一個(gè)實(shí)施例中，接口子模塊132例如可以為PC1-E Switch0作為一個(gè)具體的示例，結(jié)合圖2所示，PC1-E Switch例如可采用IDT的89HPES64H16AG2，其主要特點(diǎn)為641ane、16port，端口配置功能靈活，最多可配置為8路x8的PCIe，兼容PCIe Gen2和Genl，高達(dá)512Gbps的交換帶寬，支持最大128B到2KB的payload size。另外，本發(fā)明的具體實(shí)施例中，F(xiàn)PGA預(yù)處理子模塊123、控制核心ZYNQ (控制子模塊131)、計(jì)算核心GPU (計(jì)算子模塊133)和接收主機(jī)140都通過PC1-E總線連接至PC1-E Switch并通過PC1-E Switch實(shí)現(xiàn)相互之間的數(shù)據(jù)交換。
[0036]計(jì)算子模塊133通過PCI總線接收FPGA預(yù)處理子模塊123發(fā)送的預(yù)處理后的數(shù)據(jù)，并對(duì)預(yù)處理后的數(shù)據(jù)進(jìn)行計(jì)算以得到成像結(jié)果數(shù)據(jù)，并通過PC1-E總線將成像結(jié)果數(shù)據(jù)發(fā)送至接收主機(jī)140。在本發(fā)明的一個(gè)實(shí)施例中，計(jì)算子模塊133例如可以為圖形處理器GPU。作為一個(gè)具體的示例，結(jié)合圖2所示，GPU例如可采用NVDIA新一代的Fermi架構(gòu)的GPU芯片，其具有240個(gè)核心、2Gbyte⑶DR5存儲(chǔ)、256bit位寬的存儲(chǔ)總線和80Gbyte/s的存儲(chǔ)帶寬，并且具有xl6的PCIe2.0接口。在本發(fā)明的實(shí)施例中，GPU通過PC1-E總線連接至PC1-E Switch并通過PC1-E Switch實(shí)現(xiàn)與控制核心ZYNQ (控制子模塊131)和接收主機(jī)140之間的數(shù)據(jù)交換。
[0037]接收主機(jī)140接收成像結(jié)果數(shù)據(jù)，并對(duì)該成像結(jié)果數(shù)據(jù)進(jìn)行繪圖，并實(shí)時(shí)顯示得到的圖像。且在本發(fā)明的一個(gè)實(shí)施例中，接收主機(jī)140與信號(hào)處理模塊130通過PC1-E相連，以實(shí)現(xiàn)相互之間的數(shù)據(jù)傳輸及交換。具體而言，接收主機(jī)140通過PCI總線連接至PC1-ESwitch(接口子模塊132)，并通過PC1-E Switch接收來自信號(hào)處理模塊130的成像結(jié)果數(shù)據(jù)，進(jìn)一步通過其界面顯示程序解析接收到的成像結(jié)果數(shù)據(jù)并進(jìn)行繪圖，以得到目標(biāo)圖像，并實(shí)時(shí)顯示得到的目標(biāo)圖像。
[0038]綜上所述，本發(fā)明實(shí)施例的基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)的基本工作流程主要如下所述:
[0039]雷達(dá)前端110獲取目標(biāo)反射回波模擬信號(hào)，AD采集子模塊121對(duì)雷達(dá)前端110傳來的目標(biāo)反射回波模擬信號(hào)進(jìn)行采樣，轉(zhuǎn)換為并行數(shù)字信號(hào)后發(fā)送給FPGA預(yù)處理子模塊123，F(xiàn)PGA預(yù)處理子模塊123對(duì)AD采集子模塊121傳來的回波數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和預(yù)處理，然后通過PC1-E總線發(fā)送至信號(hào)處理模塊130，信號(hào)處理單模塊130將預(yù)處理之后的回波數(shù)據(jù)傳遞給計(jì)算核心GPU (即計(jì)算子模塊133)，計(jì)算核心GPU進(jìn)行計(jì)算獲取成像結(jié)果數(shù)據(jù)并通過PC1-E總線發(fā)送至接收主機(jī)140，接收主機(jī)140解析收到的成像結(jié)果數(shù)據(jù)并進(jìn)行繪圖，并在顯示器上實(shí)時(shí)顯示圖像。
[0040]根據(jù)本發(fā)明實(shí)施例的基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)，其信號(hào)采集和預(yù)處理模塊使用FPGA作為核心，充分利用了 FPGA強(qiáng)大的時(shí)序控制能力和并行運(yùn)算能力，從而使該系統(tǒng)具有高速度和高效率的優(yōu)點(diǎn)。另外，信號(hào)處理模塊采用嵌入式GPU作為計(jì)算核心，采用基于ARM內(nèi)核的ZYNQ為GPU提供開發(fā)環(huán)境，充分利用GPU強(qiáng)大的圖像處理能力的同時(shí)，也避免使用體積和重量大的服務(wù)器機(jī)箱，該系統(tǒng)將嵌入式GPU板卡與其他信號(hào)處理板卡放置在同一機(jī)箱中，減少了系統(tǒng)的體積、重量、成本和復(fù)雜度，另外，該系統(tǒng)還能夠利用ZYNQ中豐富的可編程邏輯和接口實(shí)現(xiàn)系統(tǒng)的其他拓展功能；進(jìn)一步地，該系統(tǒng)在實(shí)際應(yīng)用中，當(dāng)單片GPU的運(yùn)算能力無法滿足實(shí)時(shí)成像的要求時(shí)，可在信號(hào)處理模塊增加GPU芯片的個(gè)數(shù)，以乒乓操作的方式完成雷達(dá)成像數(shù)據(jù)的流水線處理，因此，該系統(tǒng)還具有良好的可擴(kuò)展性。
[0041]在本發(fā)明的描述中，需要理解的是，術(shù)語“中心”、“縱向”、“橫向”、“長度”、“寬度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“豎直”、“水平”、“頂”、“底” “內(nèi)”、“外”、“順時(shí)針”、“逆時(shí)針”、“軸向”、“徑向”、“周向”等指示的方位或位置關(guān)系為基于附圖所示的方位或位置關(guān)系，僅是為了便于描述本發(fā)明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構(gòu)造和操作，因此不能理解為對(duì)本發(fā)明的限制。
[0042]此外，術(shù)語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對(duì)重要性或者隱含指明所指示的技術(shù)特征的數(shù)量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括一個(gè)或者更多個(gè)該特征。在本發(fā)明的描述中，“多個(gè)”的含義是兩個(gè)或兩個(gè)以上，除非另有明確具體的限定。
[0043]在本發(fā)明中，除非另有明確的規(guī)定和限定，術(shù)語“安裝”、“相連”、“連接”、“固定”等術(shù)語應(yīng)做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或成一體；可以是機(jī)械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個(gè)元件內(nèi)部的連通或兩個(gè)元件的相互作用關(guān)系。對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以根據(jù)具體情況理解上述術(shù)語在本發(fā)明中的具體含義。
[0044]在本發(fā)明中，除非另有明確的規(guī)定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接觸，或第一和第二特征通過中間媒介間接接觸。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或僅僅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或僅僅表示第一特征水平高度小于第二特征。
[0045]在本說明書的描述中，參考術(shù)語“一個(gè)實(shí)施例”、“一些實(shí)施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結(jié)合該實(shí)施例或示例描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)包含于本發(fā)明的至少一個(gè)實(shí)施例或示例中。在本說明書中，對(duì)上述術(shù)語的示意性表述不必須針對(duì)的是相同的實(shí)施例或示例。而且，描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)可以在任一個(gè)或多個(gè)實(shí)施例或示例中以合適的方式結(jié)合。此外，在不相互矛盾的情況下，本領(lǐng)域的技術(shù)人員可以將本說明書中描述的不同實(shí)施例或示例以及不同實(shí)施例或示例的特征進(jìn)行結(jié)合和組合。
[0046]盡管上面已經(jīng)示出和描述了本發(fā)明的實(shí)施例，可以理解的是，上述實(shí)施例是示例性的，不能理解為對(duì)本發(fā)明的限制，本領(lǐng)域的普通技術(shù)人員在本發(fā)明的范圍內(nèi)可以對(duì)上述實(shí)施例進(jìn)行變化、修改、替換和變型。
【權(quán)利要求】
1.一種基于嵌入式GPU的通用雷達(dá)成像處理系統(tǒng)，其特征在于，包括:雷達(dá)前端、信號(hào)采集和預(yù)處理模塊、信號(hào)處理模塊和接收主機(jī)，其中， 所述雷達(dá)前端用于發(fā)射電磁波和接收目標(biāo)反射回波，并將所述目標(biāo)反射回波發(fā)送至所述信號(hào)采集和預(yù)處理模塊； 所述信號(hào)采集和預(yù)處理模塊用于對(duì)所述目標(biāo)反射回波進(jìn)行采樣和預(yù)處理，并與所述雷達(dá)前端進(jìn)行指令和參數(shù)的交換； 所述信號(hào)處理模塊與所述信號(hào)采集和預(yù)處理模塊相連，用于對(duì)所述信號(hào)采集和預(yù)處理模塊傳輸?shù)臄?shù)據(jù)進(jìn)行計(jì)算和處理，以獲得成像結(jié)果數(shù)據(jù)，并將所述成像結(jié)果數(shù)據(jù)通過PC1-E總線發(fā)送至所述接收主機(jī)；以及 所述接收主機(jī)用于接收所述成像結(jié)果數(shù)據(jù)，并對(duì)所述成像結(jié)果數(shù)據(jù)進(jìn)行繪圖，并實(shí)時(shí)顯示得到的圖像。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述信號(hào)采集與預(yù)處理模塊包括:AD采集子模塊、指令通信子模塊和FPGA預(yù)處理子模塊，其中， 所述AD采集子模塊用于對(duì)所述雷達(dá)前端發(fā)送的目標(biāo)反射回波模擬信號(hào)進(jìn)行采集，并將所述目標(biāo)反射回波模擬信號(hào)轉(zhuǎn)換為并行數(shù)字信號(hào)，并將所述并行數(shù)字信號(hào)發(fā)送至所述FPGA預(yù)處理子模塊； 所述指令通信子模塊通過高速接插件與所述雷達(dá)前端相連，以實(shí)現(xiàn)所述雷達(dá)前端和所述FPGA預(yù)處理子模塊之間的指令和參數(shù)交換； 所述FPGA預(yù)處理子模塊用于接收所述并行數(shù)字信號(hào)，并通過所述指令通信子模塊與所述雷達(dá)前端進(jìn)行指令參數(shù)交換，以及對(duì)所述并行數(shù)字信號(hào)進(jìn)行預(yù)處理，并將處理后的數(shù)據(jù)按照PC1-E協(xié)議組包通過PC1-E總線發(fā)送至所述信號(hào)處理模塊。
3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述信號(hào)處理模塊包括:控制子模塊、接口子模塊和計(jì)算子模塊，其中， 所述控制子模塊通過所述接口子模塊與所述計(jì)算子模塊相連，用于為所述計(jì)算子模塊提供控制和開發(fā)環(huán)境； 所述接口子模塊用于對(duì)所述PC1-E總線進(jìn)行擴(kuò)展，且所述接口子模塊分別與所述FPGA預(yù)處理子模塊、所述控制子模塊、所述計(jì)算子模塊和所述接收主機(jī)相連，以實(shí)現(xiàn)所述FPGA預(yù)處理子模塊、所述控制子模塊、所述計(jì)算子模塊和所述接收主機(jī)之間的數(shù)據(jù)交換和調(diào)度； 所述計(jì)算子模塊通過所述PCI總線接收所述FPGA預(yù)處理子模塊發(fā)送的預(yù)處理后的數(shù)據(jù)，并對(duì)所述預(yù)處理后的數(shù)據(jù)進(jìn)行計(jì)算以得到成像結(jié)果數(shù)據(jù)，并通過所述PC1-E總線將所述成像結(jié)果數(shù)據(jù)發(fā)送至所述接收主機(jī)。
4.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述信號(hào)處理模塊通過PC1-E總線與所述信號(hào)采集和預(yù)處理模塊相連，以實(shí)現(xiàn)相互之間的數(shù)據(jù)傳輸及交換。
5.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述信號(hào)處理模塊通過PC1-E總線與所述接收主機(jī)相連，以實(shí)現(xiàn)相互之間的數(shù)據(jù)傳輸及交換。
6.根據(jù)權(quán)利要求3所述的系統(tǒng)，其特征在于，所述控制子模塊為ZYNQ。
7.根據(jù)權(quán)利要求3所述的系統(tǒng)，其特征在于，所述計(jì)算子模塊為圖形處理器。
8.根據(jù)權(quán)利要求3所述的系統(tǒng)，其特征在于，所述接口子模塊為PC1-ESwitch。
【文檔編號(hào)】G01S7/02GK103869292SQ201410131860
【公開日】2014年6月18日 申請(qǐng)日期:2014年4月2日 優(yōu)先權(quán)日:2014年4月2日
【發(fā)明者】梁志恒, 尤政, 陶青長, 畢翱翔 申請(qǐng)人:清華大學(xué)