基于Credence KalosI存儲器測試平臺的并行測試裝置及測試方法
【專利摘要】本發(fā)明提供一種基于Credence?KalosI存儲器測試平臺的并行測試裝置及測試方法，裝置包括：384個芯片，平均分成64子組芯片，每一芯片具有電源接口、地接口、時鐘接口和IO接口各一個；內置于每一芯片中的一內建自測試模塊中均具有多種自測試圖形，且每一芯片的各接口均與內置的內建自測試模塊相連；一KalosI存儲器測試平臺具有16塊測試主板，每一測試主板具有48個測試通道和4個電源通道；每一電源通道分別與一子組芯片中的每一電源接口相連，每一測試通道分別依次與一芯片的時鐘接口或IO接口相連，每一芯片中的地接口均與地相連，以使KalosI存儲器測試平臺可以實現(xiàn)384個芯片的并行測試。
【專利說明】基于Credence Kalosl存儲器測試平臺的并行測試裝置及測試方法
【技術領域】
[0001]本發(fā)明屬于半導體測試【技術領域】,尤其涉及一種基于Credence KalosI存儲器測試平臺的并行測試裝置及測試方法。
【背景技術】
[0002]目前，一種基于科利登(Credence)公司生產的KalosI存儲器測試平臺雖具有768(16X48)個測試端，但是卻只能執(zhí)行64/128/256個芯片的并行測試，而無法執(zhí)行更多芯片的并行處理，導致所述的KalosI存儲器測試平臺的測試端存在閑置的問題，無法進一步提高測試芯片的數目，延長了測試時間，并增加了測試費用。
【發(fā)明內容】
[0003]本發(fā)明的目的是提供一種基于Credence KalosI存儲器測試平臺的并行測試裝置及相應的測試方法，以使基于科利登公司生產的KalosI存儲器測試平臺可以實現(xiàn)384個芯片的并行測試。
[0004]為解決上述問題，本發(fā)明提供了一種基于Credence KalosI存儲器測試平臺的并行測試裝置，包括:
[0005]384個芯片，平均分成64子組芯片，每一所述芯片具有一電源接口、一地接口、一時鐘接口和一 IO接口；
[0006]384個內建自測試模塊，每一所述內建自測試模塊中具有多種自測試圖形,每一所述芯片中內置一所述內建自測試模塊，且每一所述芯片的電源接口、地接口、時鐘接口和IO接口與內置的內建自測試模塊相連；
[0007]一 KalosI存儲器測試平臺，所述KalosI存儲器測試平臺具有16塊測試主板，每一所述測試主板具有48個測試通道和4個電源通道；
[0008]其中，每一所述電源通道分別與一所述的子組芯片中的每一電源接口相連，每一所述測試通道分別依次與一所述芯片的時鐘接口或IO接口相連，每一所述芯片中的地接口均與地相連。
[0009]進一步的，每一所述芯片內置的內建自測試模塊執(zhí)行一所述自測試圖形后，每一所述芯片的IO接口輸出內置的內建自測試模塊中的自測試圖形的測試結果。
[0010]進一步的，每一所述芯片的IO接口輸出的自測試圖形的測試結果為模擬量或數字信號的輸入/輸出狀態(tài)。
[0011]進一步的，所述模擬量為模擬低電壓、模擬高電壓或模擬電流中的一種。
[0012]進一步的，所述的并行測試裝置還包括:每一所述芯片或部分所述芯片具有冗余扇區(qū)，具有所述冗余扇區(qū)的每一芯片中的內建自測試模塊還用于自動判斷并記錄失效點的數量和地址。
[0013]進一步的，每一所述芯片包括四個探針墊，每一所述芯片中的電源接口、地接口、IO接口和時鐘接口分別連接一所述探針墊。
[0014]為了達到本發(fā)明的另一方面，還提供一種基于Credence KalosI存儲器測試平臺的并行測試裝置的測試方法，包括如下步驟:
[0015]提供一種如權利要求1所述的基于Credence KalosI存儲器測試平臺的并行測試
裝置；
[0016]每一所述芯片的電源接口、地接口、時鐘接口和IO接口分別接收設備電源、地電壓、時鐘信號和控制信號，以啟動每一所述芯片；
[0017]每一所述芯片內置的內建自測試模塊執(zhí)行一所述自測試圖形后，每一所述芯片的IO接口輸出內置的內建自測試模塊中的自測試圖形的測試結果；
[0018]所述KalosI存儲器測試平臺將接收到的測試結果與預設的測試結果相比，以確定不能正常工作的芯片。
[0019]進一步的，每一所述芯片的IO接口輸出的自測試圖形的測試結果為模擬量或數字信號的輸入/輸出狀態(tài)。
[0020]進一步的，所述模擬量為模擬低電壓、模擬高電壓或模擬電流中的一種。
[0021]進一步的，所述的并行測試裝置的測試方法還包括:每一所述芯片或部分所述芯片具有冗余扇區(qū)時，具有冗余扇區(qū)的每一芯片中的內建自測試模塊根據自動判斷并記錄失效點的數量和地址做冗余修補。
[0022]進一步的，所述并行測試裝置的測試方法還包括:每一所述芯片包括四個探針墊，每一所述芯片中的電源接口、地接口、時鐘接口和IO接口分別連接一所述探針墊，通過所述的探針墊對并行測試裝置進行封裝測試。
[0023]由上述技術方案可見，本發(fā)明公開了一種基于Credence KalosI存儲器測試平臺的并行測試裝置及測試方法，所述基于Credence KalosI存儲器測試平臺的并行測試裝置包括:384個芯片，平均分成64子組芯片，每一所述芯片具有一電源接口、一地接口、一時鐘接口和一 IO接口 ；384個內建自測試模塊，每一所述內建自測試模塊中具有多種自測試圖形，每一所述芯片中內置一所述內建自測試模塊，且每一所述芯片的電源接口、地接口、時鐘接口和IO接口與內置的內建自測試模塊相連；一KalosI存儲器測試平臺，所述KalosI存儲器測試平臺具有16塊測試主板，每一所述測試主板具有48個測試通道和4個電源通道；其中，每一所述電源通道分別與一所述的子組芯片中的每一電源接口相連，每一所述測試通道分別依次與一所述芯片的時鐘接口或IO接口相連，每一所述芯片中的地接口均與地相連，由于每一所述內建自測試模塊MBIST僅需通過時鐘接口和IO接口測試一芯片，KalosI存儲器測試平臺的768個測試通道與對應的384個芯片連接后，KalosI存儲器測試平臺即可并行測試384個芯片而同時獲得工作正常與否的芯片的地址，從而提高了測試芯片的數目，減少了測試時間，降低了測試費用。
[0024]此外，在本發(fā)明的基于Credence KalosI存儲器測試平臺的并行測試裝置中，所述KalosI存儲器測試平臺將接收到的測試結果與預設的測試結果相比，當芯片工作不正常時，由于所述內建自測試模塊可以自動判斷并且記錄失效點的數量和地址，如果失效點小于冗余的扇區(qū)(sector)數量，則具有冗余扇區(qū)的芯片可以自動輸出冗余扇區(qū)的地址，以便后期可以做冗余修補。
[0025]另外，本發(fā)明的基于Credence KalosI存儲器測試平臺的并行測試裝置中，每一所述芯片中的電源接口、地接口和時鐘接口、IO接口分別連接一探針墊，因此每一所述芯片均只通過四個探針墊進行封裝即可測試，由于每一所述芯片的封裝引腳數目減少，當進行封裝測試時，可減少由于封裝引腳多所帶來的封裝測試損傷的風險。
【專利附圖】
【附圖說明】
[0026]圖1為本發(fā)明一實施例中的基于Credence KalosI存儲器測試平臺的并行測試裝置的框架示意圖；
[0027]圖2為圖1中的基于Credence KalosI存儲器測試平臺的并行測試裝置中的一個測試主板所連接的芯片的結構示意圖；
[0028]圖3為本發(fā)明一實施例中的基于Credence KalosI存儲器測試平臺的并行測試裝置的測試方法的流程示意圖。
【具體實施方式】
[0029]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的【具體實施方式】做詳細的說明。[0030]在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施的限制。
[0031]以圖3所示的流程示意圖為例，結合圖1和圖2，對本發(fā)明提供的一種基于Credence KalosI存儲器測試平臺的并行測試裝置的測試方法進行詳細描述。所述基于Credence KalosI存儲器測試平臺的并行測試裝置的測試方法包括如下步驟:
[0032]在步驟I中，參見圖1,提供一種基于Credence KalosI存儲器測試平臺的并行測試裝置100，所述并行測試裝置包括384個芯片、384個存儲器內建自測試系統(tǒng)MBIST(Memory Built In Self Test)以及一 KalosI存儲器測試平臺。具體分析如下:
[0033]所述的384個芯片平均分成64子組芯片，分別以Gl、G2、G3、……、G63、G64表示，所述的每一子組芯片中分別具有6個芯片，分別為芯片I至芯片6，每一所述芯片具有一電源接口、一地接口、一時鐘接口和一 IO接口。
[0034]為了實現(xiàn)僅用兩個測試通道測試一芯片，本發(fā)明提供了一種所述的內建自測試模塊MBIST:每一所述內建自測試模塊MBIST內置于一所述芯片中，每一所述內建自測試模塊MBIST中具有多種自測試圖形，所述的自測試圖形用于對芯片進行測試，例如所述的自測試圖形可以為自動寫入棋盤格或自動判斷棋盤格或其他棋盤格類型等，在本實施例中所列舉的棋盤格，僅用于說明但不限于棋盤格類型，每一所述芯片的電源接口、地接口、時鐘接口和IO接口與內置的內建自測試模塊MBIST連接，每一所述內建自測試模塊MBIST可調用一所述的自測試圖形后并執(zhí)行，所執(zhí)行的自測試圖形的測試結果通過與其連接的IO接口輸出。
[0035]其中，每一所述IO接口為特殊的IO輸入輸出接口，所述特殊的IO接口需要實現(xiàn)數字信號的輸入和輸出，電壓的輸入和輸出(電壓范圍需要從OV~13.5V),電流的輸入和輸出，具體而言，每一所述內建自測試模塊可以控制特殊的IO接口是數字信號輸入狀態(tài)，數字信號輸出狀態(tài)，模擬低電壓(OV~5V)輸入狀態(tài)，模擬低電壓(OV~5V)輸出狀態(tài)，模擬高電壓(5V?13.5V)輸入狀態(tài)，模擬高電壓(5V?13.5V)輸出狀態(tài)，模擬電流輸入狀態(tài)還是模擬電流輸出狀態(tài)，可見，每一所述芯片的IO接口輸出的自測試圖形的測試結果可為模擬量或數字信號的輸入/輸出狀態(tài)。
[0036]所述KalosI存儲器測試平臺具有16塊測試主板，所述的16塊測試主板分別為
Testl、Test2、Test3、......、Testl5、Testl6，每一所述測試主板具有48個測試通道和4個
電源通道。
[0037]以每4個子組芯片為單位，將所述的64子組芯片又分為16個大組，現(xiàn)以所述的4個子組芯片G1、G2、G3和G4作為一個大組而所對應的所述測試主板Testl為例進行說明，參見圖2，在所述4個子組芯片Gl、G2、G3和G4形成的大組中，每一芯片的時鐘接口或IO接口與所述測試主板Testl上的一所述測試通道相連。在本發(fā)明的最佳實施例中，在此所述大組中的每一芯片的時鐘接口或IO接口與所述測試主板Testl上的測試通道為順次相連，但在本實施例中，僅用于說明但不限于連接順序。此外，在本發(fā)明的最佳實施例中，在此所述大組中的每一芯片的時鐘接口可接不同的時鐘信號CLK，以避免時鐘信號延遲導致的干擾。
[0038]然后，所述大組中的4個子組芯片中，Gl子組芯片中的所有芯片的電源接口、G2子組芯片中的所有芯片的電源接口、G3子組芯片中的所有芯片的電源接口和G4子組芯片中的所有芯片的電源接口，分別與所述測試主板Testl上的一所述電源通道連接，每一所述電源通道作為與其連接的子組芯片的設備電源DPS (Device Power Supply, DSP),即分別為DPS1、DPS2、DPS3和DPS4，通過所述設備電源DPS解決芯片因瞬間斷電引發(fā)的不工作問題，每一所述芯片中的地接口均與地GND相連。
[0039]在步驟2中，每一所述芯片通過各自的電源接口、地接口、時鐘接口和IO接口，分別接收到設備電源、地電壓、時鐘信號CLK和控制信號后啟動。
[0040]在步驟3中，每一所述芯片內置的內建自測試模塊在各自的時鐘信號CLK的控制下調用一相同或不同的自測試圖形時，在所述KalosI存儲器測試平臺中，與每一所述IO接口連接的測試通道中均具有一預設的測試結果，所述預設的測試結果為與其連接的IO接口對應的芯片所調用的自測試圖形的理論輸出結果。之后，每一所述芯片內置的內建自測試模塊在各自的時鐘信號CLK的控制下，執(zhí)行其調用的自測試圖形后并輸出測試結果。
[0041]在步驟4中，所述KalosI存儲器測試平臺將接收到的測試結果與預設的測試結果相比，如相同時，表示內置于芯片中的自測試圖形的測試結果為通過，則與所述KalosI存儲器測試平臺中預設的測試結果相同的測試通道所連接的芯片工作正常，如不同時，表示內置于芯片中的自測試圖形的測試結果為失效，就可自動判斷與所述KalosI存儲器測試平臺中預設的測試結果不同的測試通道所連接的芯片工作不正常。
[0042]由于每一所述內建自測試模塊MBIST僅需通過時鐘接口和IO接口測試一芯片，KalosI存儲器測試平臺的768個測試通道與對應的384個芯片連接后，KalosI存儲器測試平臺即可并行測試384個芯片而同時獲得工作正常與否的芯片的地址，從而提高了測試芯片的數目，減少了測試時間，降低了測試費用。
[0043]進一步的，每一所述芯片或部分所述芯片中具有冗余扇區(qū)時，當芯片工作不正常時，由于所述內建自測試模塊可以自動判斷并且記錄失效點的數量和地址，如果失效點小于冗余的扇區(qū)(sector)數量，則具有冗余扇區(qū)的芯片可以自動輸出冗余扇區(qū)的地址，以便后期可以做冗余修補。
[0044]另外，本發(fā)明的并行測試裝置的測試方法中，每一所述芯片中的電源接口、地接口、時鐘接口和IO接口分別連接一探針墊(PIN)，因此每一所述芯片均只通過四個探針墊進行封裝即可測試，由于每一所述芯片的封裝引腳數目減少，當進行封裝測試時，可減少由于封裝引腳多所帶來的封裝測試損傷的風險。
[0045]本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定權利要求，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以做出可能的變動和修改，因此本發(fā)明的保護范圍應當以本發(fā)明權利要求所界定的范圍為準。
【權利要求】
1.一種基于Credence KalosI存儲器測試平臺的并行測試裝置，其特征在于，包括: 384個芯片，平均分成64子組芯片，每一所述芯片具有一電源接口、一地接口、一時鐘接口和一 IO接口 ； 384個內建自測試模塊，每一所述內建自測試模塊中具有多種自測試圖形,每一所述芯片中內置一所述內建自測試模塊，且每一所述芯片的電源接口、地接口、時鐘接口和IO接口與內置的內建自測試模塊相連； 一 KalosI存儲器測試平臺，所述KalosI存儲器測試平臺具有16塊測試主板，每一所述測試主板具有48個測試通道和4個電源通道； 其中，每一所述電源通道分別與一所述的子組芯片中的每一電源接口相連，每一所述測試通道分別依次與一所述芯片的時鐘接口或IO接口相連，每一所述芯片中的地接口均與地相連。
2.如權利要求1所述的并行測試裝置，其特征在于:每一所述芯片內置的內建自測試模塊執(zhí)行一所述自測試圖形后，每一所述芯片的IO接口輸出內置的內建自測試模塊中的自測試圖形的測試結果。
3.如權利要求2所述的并行測試裝置，其特征在于:每一所述芯片的IO接口輸出的自測試圖形的測試結果為模擬量或數字信號的輸入/輸出狀態(tài)。
4.如權利要求3所述的并行測試裝置，其特征在于:所述模擬量為模擬低電壓、模擬高電壓或模擬電流中的一種。
5.如權利要求1所述的并行測試裝置，`其特征在于，還包括:每一所述芯片或部分所述芯片具有冗余扇區(qū)，具有所述冗余扇區(qū)的每一芯片中的內建自測試模塊還用于自動判斷并記錄失效點的數量和地址。
6.如權利要求1所述的并行測試裝置，其特征在于:每一所述芯片包括四個探針墊，每一所述芯片中的電源接口、地接口、IO接口和時鐘接口分別連接一所述探針墊。
7.一種基于Credence KalosI存儲器測試平臺的并行測試裝置的測試方法，其特征在于，包括如下步驟: 提供一種如權利要求1所述的基于Credence KalosI存儲器測試平臺的并行測試裝置； 每一所述芯片的電源接口、地接口、時鐘接口和IO接口分別接收設備電源、地電壓、時鐘信號和控制信號，以啟動每一所述芯片； 每一所述芯片內置的內建自測試模塊執(zhí)行一所述自測試圖形后，每一所述芯片的IO接口輸出內置的內建自測試模塊中的自測試圖形的測試結果； 所述KalosI存儲器測試平臺將接收到的測試結果與預設的測試結果相比，以確定不能正常工作的芯片。
8.如權利要求7所述的并行測試裝置的測試方法，其特征在于:每一所述芯片的IO接口輸出的自測試圖形的測試結果為模擬量或數字信號的輸入/輸出狀態(tài)。
9.如權利要求8所述的并行測試裝置的測試方法，其特征在于:所述模擬量為模擬低電壓、模擬高電壓或模擬電流中的一種。
10.如權利要求7所述的并行測試裝置的測試方法，其特征在于，還包括:每一所芯片或部分所述芯片具有冗余扇區(qū)時，具有冗余扇區(qū)的每一芯片中的內建自測試模塊根據自動判斷并記錄失效點的數量和地址做冗余修補。
11.如權利要求7所述的并行測試裝置的測試方法，其特征在于，還包括:每一所述芯片包括四個探針墊，每一所述芯片中的電源接口、地接口、時鐘接口和IO接口分別連接一所述探針墊，通過所述的探針墊對并行測試裝置進行封裝測試。
【文檔編號】G01R31/28GK103744012SQ201410010405
【公開日】2014年4月23日 申請日期:2014年1月9日 優(yōu)先權日:2014年1月9日
【發(fā)明者】錢亮 申請人:上海華虹宏力半導體制造有限公司