一種在芯片失效分析過程中去除層次的方法
【專利摘要】一種在集成電路芯片失效分析過程中去除層次的方法，用于暴露具有多層結(jié)構(gòu)的集成電路芯片的至少一預(yù)設(shè)目標(biāo)層，其中，目標(biāo)層中包含需檢測的目標(biāo)樣品，其包括如下步驟：采用截面研磨的方式，選取集成電路芯片的一個截面作為被研磨截面，將被研磨截面研磨至最終停止截面；將被研磨出截面的芯片樣品，放入聚焦離子束裝置的工藝腔中，并將研磨出的截面與聚焦離子束發(fā)射方向相對設(shè)置，以使預(yù)設(shè)的目標(biāo)層與聚焦離子束發(fā)射方向相平行；使用聚焦離子束，從集成電路芯片的表面層開始去除預(yù)設(shè)目標(biāo)層之上的各層次；通過對聚焦離子束中的電子束的檢測，選擇停留在預(yù)設(shè)目標(biāo)層表面。因此，本發(fā)明獲得很好的層次去除效果。
【專利說明】一種在芯片失效分析過程中去除層次的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路制造【技術(shù)領(lǐng)域】，更具體地說，涉及一種在集成電路芯片分析過程中快速精確且低損傷地去除層次的方法。
【背景技術(shù)】
[0002]半導(dǎo)體集成電路作為新的一代電子器件問世以來，發(fā)展極為迅速。在近廿年內(nèi)，經(jīng)歷了從小規(guī)模、中規(guī)模到大規(guī)模集成三個發(fā)展階段。目前，正在向著超大規(guī)模集成的階段發(fā)展，它的研制及其應(yīng)用已成為現(xiàn)代科學(xué)技術(shù)中極為活躍的重要領(lǐng)域之一。
[0003]半導(dǎo)體集成電路芯片是經(jīng)過非常多的復(fù)雜工藝，將多晶硅、氧化硅、金屬互連層等一層層地堆疊上去，從而將無數(shù)個器件連接在一起，實現(xiàn)復(fù)雜的功能。請參閱圖1，圖1為半導(dǎo)體集成電路芯片截面示意圖。
[0004]在半導(dǎo)體集成電路芯片設(shè)計及加工過程中，失效分析等工作顯得十分重要，它對使芯片設(shè)計者對芯片問題處作針對性的測試，以便更快更準(zhǔn)確的驗證設(shè)計方案，若芯片部分區(qū)域有問題，可對此區(qū)域隔離，以便找到問題的癥結(jié)。
[0005]在失效分析工作前，卻往往需要將這些已經(jīng)長好了的集成電路芯片層次進行去掉懷疑問題層，來觀察分析下面的層次是否有缺陷，可以減少不成功的設(shè)計方案修改次數(shù)，縮短研發(fā)時間和周期。
[0006]目前，目前常規(guī)使用的去除層次的方法有兩類:一類為濕法刻蝕、干法刻蝕、化學(xué)機械研磨等；另一類為聚焦離子束(Focused 1n beam,簡稱FIB)。這兩類方法均將半導(dǎo)體集成電路芯片平放在平臺上，從集成電路芯片的上層一層層向下去除，直到所欲測試的層次。
[0007]第一類方法可以有濕法刻蝕、干法刻蝕、化學(xué)機械研磨等，不僅有各自的缺點，如速率難控制、選擇性差、均勻性差等；例如，化學(xué)機械研磨造成的樣品不平整的光學(xué)顯微鏡照片，靠近邊緣的地方研磨速度過快。而且，對于一些相對脆弱的結(jié)構(gòu)，例如40納米以下含ULK (超低K值介電質(zhì))樣品，或局部電損壞(burnout)的半導(dǎo)體集成電路芯片的被測樣品，以上這些方法都因為無法獲得很好的效果。
[0008]聚焦離子束(Focused 1n beam，簡稱FIB)是將液態(tài)金屬(Ga)離子源產(chǎn)生的離子束經(jīng)過離子槍加速，聚焦后照射于半導(dǎo)體集成電路芯片的被測樣品表面產(chǎn)生二次電子信號取得電子像。此功能掃描電子顯微鏡(SEM)相似，或用強電流離子束對表面原子進行剝離，以完成微、納米級表面形貌加工。
[0009]例如，中國專利號為200310122586.0公開了一種采用聚焦離子束去除層次的方法，該方法是在透射電鏡或高分辨電鏡監(jiān)控下，從納米或微米尺度的半導(dǎo)體集成電路芯片的被測樣品中直接從上至下層去除欲去除的層，直達(dá)需測試的層次。
[0010]然而，雖然采用聚焦離子束去除層次的方法可以達(dá)到納米級的層剝離，但在精確度方面還是存在一定的問題。本領(lǐng)域技術(shù)人員清楚，去層次效果會是后續(xù)分析的基礎(chǔ)，精確度不高，后續(xù)的分析會遇到很大的困難，甚至無法繼續(xù)進行。
【發(fā)明內(nèi)容】

[0011]本發(fā)明的目的為在對半導(dǎo)體集成電路芯片樣品分析過程中，結(jié)合樣品截面研磨(或化學(xué)刻蝕或反應(yīng)離子刻蝕)和聚焦離子束系統(tǒng)，快速精確地根據(jù)要求去除相應(yīng)的層次，并且，在這個過程中可以隨時觀察，保證層次去除的準(zhǔn)確性，另外也能保證對樣品剩余層次的損傷最小，從而獲得很好的層次去除效果。
[0012]為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0013]一種在集成電路芯片失效分析過程中去除層次的方法，用于暴露具有多層結(jié)構(gòu)的集成電路芯片的至少一預(yù)設(shè)目標(biāo)層，其中，所述的目標(biāo)層中包含需檢測的目標(biāo)樣品，包括如下步驟:
[0014]步驟S1:采用截面研磨的方式，選取所述集成電路芯片的一個截面作為被研磨截面，將所述被研磨截面研磨至最終停止截面；其中，所述最終停止截面距目標(biāo)樣品的距離為微米級；
[0015]步驟S2:將被研磨出截面的所述集成電路芯片樣品，放入聚焦離子束裝置的工藝腔中，并將研磨出的截面與聚焦離子束發(fā)射方向相對設(shè)置，以使所述預(yù)設(shè)的目標(biāo)層與所述聚焦離子束發(fā)射方向相平行；
[0016]步驟S3:使用聚焦離子束，從集成電路芯片的表面層開始去除所述預(yù)設(shè)目標(biāo)層之上的一層或多層。
[0017]優(yōu)選地，所述預(yù)設(shè)目標(biāo)層為一層；所述步驟3后還包括:選擇停留在所述預(yù)設(shè)目標(biāo)
層表面。
[0018]優(yōu)選地，所述步驟3中的選擇停留在所述預(yù)設(shè)目標(biāo)層表面是通過對聚焦離子束中的電子束的檢測來實現(xiàn)的。
[0019]優(yōu)選地，所述集成電路芯片的截面為四個，所述集成電路芯片的被研磨截面選自所述目標(biāo)樣品距所述四個起始截面中最近的一個截面進行。
[0020]優(yōu)選地，在采用截面研磨的方式對截面研磨時，所述最終停止截面垂直于所述集成電路芯片的多層結(jié)構(gòu)中的層。
[0021]優(yōu)選地，在研磨結(jié)束后，所述被截面研磨面最終停止的截面距目標(biāo)樣品的距離為I?4微米。
[0022]優(yōu)選地，所述被截面研磨面最終停止的截面距目標(biāo)樣品的距離為1.5微米。
[0023]優(yōu)選地，所述截面研磨的方式為化學(xué)機械研磨、蝕刻法或離子研磨法。
[0024]優(yōu)選地，所述預(yù)設(shè)目標(biāo)層為柵極氧化層、CT層或金屬層。
[0025]從上述技術(shù)方案可以看出，本發(fā)明在對多層結(jié)構(gòu)的集成電路芯片的一預(yù)設(shè)目標(biāo)層的目標(biāo)樣品分析過程中，結(jié)合芯片截面研磨(或化學(xué)刻蝕或反應(yīng)離子刻蝕)和聚焦離子束系統(tǒng)發(fā)出平行于所述預(yù)設(shè)的目標(biāo)層相平行的聚焦離子束，并通過設(shè)定聚焦離子束裝置的電子束和離子束條件，在去層過程中保持對電子束的觀察，從而能夠精確地去除層次，停留在相應(yīng)的位置，也能大大減小對保留層次的損傷快速精確地根據(jù)要求去除相應(yīng)的層次，并且在這個過程中可以隨時觀察，保證層次去除的準(zhǔn)確性，另外，也能保證對樣品剩余層次的損傷最小，從而獲得很好的層次去除效果?！緦＠綀D】

【附圖說明】
[0026]圖1為多層集成電路的結(jié)構(gòu)示意圖；
[0027]圖2為本發(fā)明在集成電路芯片失效分析過程中去除層次方法的流程示意圖；
[0028]圖3-6為采用本發(fā)明在集成電路芯片失效分析過程中去除層次方法各步驟所獲得的效果示意圖。
【具體實施方式】
[0029]下面結(jié)合附圖1至6，對本發(fā)明的【具體實施方式】作進一步的詳細(xì)說明。需要說明的是，為滿足后續(xù)檢測方法的需要，例如:在現(xiàn)有技術(shù)中，有的方法必須暴露至預(yù)設(shè)目標(biāo)層的表面，有的方法允許在預(yù)設(shè)目標(biāo)層上還可以有其它層，本發(fā)明實施例中的在集成電路芯片失效分析過程中去除層次的方法，可以用于暴露具有如圖1所示的多層結(jié)構(gòu)的集成電路芯片的任何一或多層預(yù)設(shè)目標(biāo)層，這些目標(biāo)層中包含需檢測的目標(biāo)樣品。
[0030]預(yù)設(shè)目標(biāo)層為柵極氧化層、CT或金屬層等，在本實施例中，僅以設(shè)目標(biāo)層為一柵極氧化層，該柵極氧化層包括一個目標(biāo)樣品為實施例，對本發(fā)明的去除層次的方法進行描述。其它相同或相近的實施例在此不再贅述。
[0031]請參閱圖3，圖3中的預(yù)設(shè)目標(biāo)層(柵極氧化層)12在從上向下數(shù)的第3層，需去除柵極氧化層上的其它兩層11。為表述清楚起見，位于預(yù)設(shè)目標(biāo)層12的目標(biāo)樣品13，用虛線表示了。
[0032]請參閱圖2，圖2為本發(fā)明在集成電路芯片失效分析過程中去除層次方法的流程示意圖。包括如下步驟:
[0033]步驟S1:采用截面研磨的方式，選取集成電路芯片的一個截面作為被研磨截面14，將被研磨截面研磨14至最終停止截面；其中，最終停止截面距目標(biāo)樣品13的距離為微米級。
[0034]一般情況下，多層集成電路芯片為長方形或正方形，其截面為四個。在選擇研磨截面14時，需選擇一個距目標(biāo)樣品13最近截面。截面研磨的方式可以為化學(xué)機械研磨、蝕刻法或離子研磨法。在本實施例中，采用化學(xué)機械研磨的方式從被研磨截面開始，一直研磨到距目標(biāo)樣品13為微米級的位置停止，即到達(dá)了最終停止截面。
[0035]進一步地，在采用截面研磨的方式對截面14研磨時，最終停止截面需垂直于集成電路芯片的多層結(jié)構(gòu)中的層，且需保持最終停止截面的平整和干凈，較佳地，在研磨過程中，始終保持最終停止截面的平整和干凈。
[0036]請參閱圖4，圖4為采用本發(fā)明在集成電路芯片失效分析過程中去除層次方法完成步驟SI所獲得的效果示意圖。在研磨結(jié)束后，被截面研磨面14最終停止的截面距目標(biāo)樣品13的距離可以為I?4微米。較佳地，被截面研磨面14最終停止的截面距目標(biāo)樣品13的距離為1.5微米。
[0037]上述完成的截面研磨的預(yù)處理方法，為接下來執(zhí)行聚焦離子束層去除步驟減少了
工作量。
[0038]步驟S2:將被研磨出截面14的集成電路芯片樣品，放入聚焦離子束裝置的工藝腔中，并將研磨出的截面14與聚焦離子束發(fā)射方向相對設(shè)置，以使預(yù)設(shè)的目標(biāo)層12與聚焦離子束發(fā)射方向相平行。[0039]也就是說，請參閱圖5，如圖所示，在聚焦離子束裝置的工藝腔中，被研磨出的截面14是朝上，聚焦離子束發(fā)射方向與預(yù)設(shè)的目標(biāo)層12是平行的，執(zhí)行去除層步驟時，需去除柵極氧化層上的其它兩層11，是從被磨截面14開始，向下至另一個相對于被磨截面14的截面終止的，這樣可以大大減小對保留層次的損傷快速精確地根據(jù)要求去除相應(yīng)的層次。
[0040]步驟S3:使用聚焦離子束，從集成電路芯片的表面層開始去除預(yù)設(shè)目標(biāo)層12之上的各層次11，選擇停留在預(yù)設(shè)目標(biāo)層11表面。選擇停留在預(yù)設(shè)目標(biāo)層11表面是通過對聚焦離子束中的電子束的檢測來實現(xiàn)的。
[0041]綜上所述，本發(fā)明采用兩步結(jié)合的方法，即芯片截面研磨(或化學(xué)刻蝕或反應(yīng)離子刻蝕)的預(yù)處理方法和聚焦離子束去層次法，并且在聚焦離子束去層次法中，裝置發(fā)出平行于預(yù)設(shè)的目標(biāo)層相平行的聚焦離子束，能夠精確地去除層次，停留在相應(yīng)的位置，保證層次去除的準(zhǔn)確性，且保證對樣品剩余層次的損傷最小，從而獲得很好的層次去除效果。
[0042]以上所述的僅為本發(fā)明的優(yōu)選實施例，所述實施例并非用以限制本發(fā)明的專利保護范圍，因此凡是運用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護范圍內(nèi)。
【權(quán)利要求】
1.一種在集成電路芯片失效分析過程中去除層次的方法，用于暴露具有多層結(jié)構(gòu)的集成電路芯片的至少一預(yù)設(shè)目標(biāo)層，其中，所述的目標(biāo)層中包含需檢測的目標(biāo)樣品，其特征在于，包括如下步驟: 步驟S1:采用截面研磨的方式，選取所述集成電路芯片的一個截面作為被研磨截面，將所述被研磨截面研磨至最終停止截面；其中，所述最終停止截面距目標(biāo)樣品的距離為微米級； 步驟S2:將被研磨出截面的所述集成電路芯片樣品，放入聚焦離子束裝置的工藝腔中，并將研磨出的截面與聚焦離子束發(fā)射方向相對設(shè)置，以使所述預(yù)設(shè)的目標(biāo)層與所述聚焦離子束發(fā)射方向相平行； 步驟S3:使用聚焦離子束，從集成電路芯片的表面層開始去除所述預(yù)設(shè)目標(biāo)層之上的一層或多層。
2.如權(quán)利要求1所述的去除層次的方法，其特征在于，所述預(yù)設(shè)目標(biāo)層為一層；所述步驟3后還包括:選擇停留在所述預(yù)設(shè)目標(biāo)層表面步驟。
3.如權(quán)利要求2所述的去除層次的方法，其特征在于，所述步驟3是是通過檢測聚焦離子束中的電子束來實現(xiàn)選擇停留在所述預(yù)設(shè)目標(biāo)層表面。
4.如權(quán)利要求1所述的去除層次的方法，其特征在于，所述步驟3是是通過檢測聚焦離子束中的電子束來實現(xiàn)去除所述預(yù)設(shè)目標(biāo)層之上的一層或多層的定位的。
5.如權(quán)利要求1所述的去除層次的方法，其特征在于，所述集成電路芯片的截面為四個，所述集成電路芯片的被研磨截面選自所述目標(biāo)樣品距所述四個起始截面中最近的一個截面進行。
6.如權(quán)利要求5所述的去除層次的方法，其特征在于，在采用截面研磨的方式對截面研磨時，所述最終停止截面垂直于所述集成電路芯片的多層結(jié)構(gòu)中的層。
7.如權(quán)利要求1所述的去除層次的方法，其特征在于，在研磨結(jié)束后，所述被截面研磨面最終停止的截面距目標(biāo)樣品的距離為I?4微米。
8.如權(quán)利要求7所述的去除層次的方法，其特征在于，所述被截面研磨面最終停止的截面距目標(biāo)樣品的距離為1.5微米。
9.如權(quán)利要求1所述的去除層次的方法，其特征在于，所述截面研磨的方式為化學(xué)機械研磨、蝕刻法或離子研磨法。
10.如權(quán)利要求1所述的去除層次的方法，其特征在于，所述預(yù)設(shè)目標(biāo)層為柵極氧化層、CT層或金屬層。
【文檔編號】G01N1/28GK103499476SQ201310460450
【公開日】2014年1月8日 申請日期:2013年9月30日 優(yōu)先權(quán)日:2013年9月30日
【發(fā)明者】陳強 申請人:上海華力微電子有限公司