專利名稱：基于dsp和fpga的嵌入式導(dǎo)航信息處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及導(dǎo)航技術(shù)領(lǐng)域，特別是涉及ー種基于DSP和FPGA的嵌入式導(dǎo)航信息處理器。
背景技術(shù)：
在SINS/GNSS (Strapdown Inertial Navigation System/Global NavigationSatellite System，捷聯(lián)式慣性導(dǎo)航系統(tǒng)/全球衛(wèi)星導(dǎo)航系統(tǒng))組合導(dǎo)航系統(tǒng)中，導(dǎo)航信息處理器需要完成大量的實時數(shù)據(jù)采集、處理與運算工作，包括完成MU數(shù)據(jù)采集、預(yù)處理、GNSS數(shù)據(jù)預(yù)處理、時鐘信號同步、慣性系統(tǒng)初始對準(zhǔn)、姿態(tài)實時更新計算、載體運動參數(shù)計算、組合濾波和誤差在線校正等工作，同時還需要完成與外部各種傳感器及應(yīng)用對象設(shè)備之間的數(shù)據(jù)通訊任務(wù)，因此導(dǎo)航信息處理器是SINS/GNSS組合導(dǎo)航系統(tǒng)的關(guān)鍵技木。近年來隨著導(dǎo)航設(shè)備和系統(tǒng)的小型化，SINS/GNSS系統(tǒng)正朝著體積更小、重量更輕、功耗更低的方向發(fā)展?，F(xiàn)在的技術(shù)通常只是強調(diào)某一方面，無法滿足現(xiàn)代導(dǎo)航系統(tǒng)工程應(yīng)用的需要。所以，新一代的導(dǎo)航信息處理器應(yīng)具備體積小、功耗低、實時性高、運算速度快、通訊功能強的特點。

發(fā)明內(nèi)容
發(fā)明目的:針對SINS/GNSS組合導(dǎo)航系統(tǒng)小型化、低功耗、高精度的需求，本發(fā)明提出一種基于 DSP(Digital Signal Processing，數(shù)字信號處理)和 FPGA (Field —Programmable Gate Array,現(xiàn)場可編程門陣列)的嵌入式導(dǎo)航信息處理器,這種嵌入式導(dǎo)航信息處理器能夠?qū)崟r采集慣性測量組件(頂U，Inertial Measurement Unit)和GNSS的輸入信號，并經(jīng)過導(dǎo)航解算后，將輸出的導(dǎo)航信息通過雙冗余以太網(wǎng)絡(luò)接ロ實時地發(fā)送給其他應(yīng)用設(shè)備。技術(shù)方案:一種基于DSP和FPGA的嵌入式導(dǎo)航信息處理器，包括數(shù)據(jù)采集模塊，邏輯控制管理模塊、導(dǎo)航數(shù)據(jù)處理模塊、導(dǎo)航數(shù)據(jù)輸出模塊和FLASH程序固化模塊；其中，數(shù)據(jù)采集模塊包括電平轉(zhuǎn)換芯片和光電耦合器，用于采集MU輸出的數(shù)據(jù)，接收GNSS接收機輸出的串ロ報文數(shù)據(jù)，接收GNSS的IPPS (one pulse per second，秒脈沖)脈沖信號作為同步模塊的觸發(fā)信號，接收上位機發(fā)送的固化FLASH串口數(shù)據(jù)；邏輯控制管理模塊包括FPGA、FPGA配置芯片，用于控制和管理基于DSP和FPGA的嵌入式導(dǎo)航信息處理器的外圍邏輯電路，實現(xiàn)對外部GNSS接收機IPPS信號的時間同步；導(dǎo)航數(shù)據(jù)處理模塊包括DSP、FLASH、SDRAM (同步動態(tài)隨機存儲器)，用于提供數(shù)據(jù)處理的運算平臺，滿足SINS初始對準(zhǔn)算法、SINS解算算法，以及SINS/GNSS組合導(dǎo)航算法的運行需求以及實現(xiàn)SINS輸入/輸出數(shù)據(jù)的高速交換功能；導(dǎo)航數(shù)據(jù)處理模塊的DSP通過EMIF與DSP外部的FLASH、SDRAM以及FPGA芯片連接；導(dǎo)航數(shù)據(jù)輸出模塊包括FPGA、專用以太網(wǎng)ロ接ロ芯片，用于將導(dǎo)航解算后得出的導(dǎo)航信息通過雙冗余以太網(wǎng)絡(luò)接ロ實時地發(fā)送給其他應(yīng)用設(shè)備；
FLASH程序固化模塊包括串ロ通信模塊以及DSP中的燒寫FLASH模塊，用于通過專門設(shè)計的FLASH固化程序，獲取FLASH程序代碼；FLASH程序固化模塊通過ロ通信模塊與外部設(shè)備連接。FLASH程序固化模塊的實現(xiàn)方法是:當(dāng)數(shù)據(jù)采集模塊接收到有效的固化FLASH信號，DSP擦除FLSAH，待擦除完成后，給上位機發(fā)送FLASH擦除完畢信號；上位機接收到所述FLASH擦除完畢信號后，向?qū)Ш叫畔⑻幚戆灏l(fā)送有效的FLSAH固化數(shù)據(jù)文件，DSP燒寫FLASH模塊將收到的數(shù)據(jù)燒寫到FLASH。數(shù)據(jù)采集模塊通過UART模塊與邏輯控制管理模塊連接；邏輯控制管理模塊通過FIFO模塊與導(dǎo)航數(shù)據(jù)處理模塊連接；邏輯控制管理模塊通過以太網(wǎng)接ロ芯片與導(dǎo)航數(shù)據(jù)輸出模塊連接。本發(fā)明的工作方法是:數(shù)據(jù)采集模塊采集和接收捷聯(lián)慣性導(dǎo)航系統(tǒng)及GNSS輸出的信號，然后通過邏輯控制管理模塊進行地址譯碼和時間同步，輸入到DSP的外圍SDRAM中；隨后通過導(dǎo)航數(shù)據(jù)處理模塊進行捷聯(lián)解算及相關(guān)的濾波算法，得出最終的導(dǎo)航信息數(shù)據(jù)，并通過導(dǎo)航數(shù)據(jù)輸出模塊發(fā)送至其他應(yīng)用設(shè)備。本發(fā)明采用上述技術(shù)方案，具有以下有益效果:1)體積小，重量輕，成本低，功耗小，適用于對于體積、成本、功耗有特殊要求的導(dǎo)航對象，如無人水下航行器、無人機等；2)使用DSP作為導(dǎo)航信息處理器，數(shù)據(jù)處理能力和實時性強，為后期軟件開發(fā)提供了較好的平臺；3)使用FPGA技術(shù)實現(xiàn)常用接ロ、控制電路功能，相對于傳統(tǒng)電路和芯片，具有調(diào)整靈活、功能擴展方便的優(yōu)勢，可移植性好，易于升級；4)導(dǎo)航數(shù)據(jù)輸出模塊采用雙冗余網(wǎng)絡(luò)接ロ設(shè)計，具備端ロ的自動切換功能，可靠性高；5) FLASH固化模塊通過DSP串ロ直接將程序傳入DSP，然后DSP自動完成FLASH程序的擦除和固化寫入，大大提高了 DSP的調(diào)試、開發(fā)效率。


圖1為本發(fā)明實施例的硬件框架圖；圖2為本發(fā)明實施例的固化FLASH程序流程圖；圖3為本發(fā)明實施例的工作方法流程圖。
具體實施例方式下面結(jié)合具體實施例，進ー步闡明本發(fā)明，應(yīng)理解這些實施例僅用于說明本發(fā)明而不用于限制本發(fā)明的范圍，在閱讀了本發(fā)明之后，本領(lǐng)域普通技術(shù)人員對本發(fā)明的各種等價形式的修改均落于本申請所附權(quán)利要求所限定的范圍。如圖1所示，基于DSP和FPGA的嵌入式導(dǎo)航信息處理器包括數(shù)據(jù)采集模塊1、邏輯控制管理模塊2、導(dǎo)航數(shù)據(jù)處理模塊3、導(dǎo)航數(shù)據(jù)輸出模塊4和FLASH程序固化模塊；其中，數(shù)據(jù)采集模塊I包括電平轉(zhuǎn)換芯片和光電耦合器；邏輯控制管理模塊2包括FPGA、FPGA配置芯片；導(dǎo)航數(shù)據(jù)處理模塊3包括DSP、FLASH、SDRAM，導(dǎo)航數(shù)據(jù)處理模塊3的DSP通過EMIF與DSP外部的FLASH、SDRAM以及FPGA連接；導(dǎo)航數(shù)據(jù)輸出模塊4包括FPGA、專用以太網(wǎng)ロ接ロ芯片；FLASH程序固化模塊包括串ロ通信模塊以及DSP中的燒寫FLASH模塊，F(xiàn)LASH程序固化模塊通過串ロ通信模塊與外部設(shè)備連接。
I)作為優(yōu)選的，數(shù)據(jù)采集模塊I電平轉(zhuǎn)換芯片可以選擇RS323或RS422。數(shù)據(jù)采集模塊I的具體實施方式
是:1MU數(shù)字信號通過RS422標(biāo)準(zhǔn)的通用異步串ロ輸入，并通過MAX3490電平轉(zhuǎn)換芯片轉(zhuǎn)換為TTL電平形式的IMU數(shù)字信號。GNSS數(shù)字信號通過RS232標(biāo)準(zhǔn)的通用異步串ロ輸入，并通過MAX3232電平轉(zhuǎn)換芯片轉(zhuǎn)換為TTL電平形式的GNSS數(shù)字信號。IPPS信號通過光電耦合器引入到時鐘同步模塊中。FLASH固化程序文件通過RS232標(biāo)準(zhǔn)的通用異步串ロ輸入，并通過MAX3232電平轉(zhuǎn)換芯片轉(zhuǎn)換為TTL電平形式的數(shù)字信號輸入到導(dǎo)航信息處理器中。2)邏輯管理模塊的作用是:對DSP地址進行譯碼及相應(yīng)的邏輯管理。在導(dǎo)航信息處理器中有三路串行通信接ロ:其中一路RS-422異步串行接ロ接收MU輸出的數(shù)字信號，一路RS-232異步串行接ロ接收GNSS數(shù)字信號，一路RS-232異步串行ロ作為接受串ロ固化FLASH程序的數(shù)字信號。另外還有兩路IOM網(wǎng)絡(luò)接ロ作為導(dǎo)航信息處理器與上位機通信接ロ。三路串行通信接口和兩路網(wǎng)絡(luò)接ロ的讀寫地址被映射到DSP的CE3空間，在FPGA中通過對DSP高位地址線的譯碼產(chǎn)生五個不同的片選信號，能使各個接ロ芯片滿足DSP對不同接ロ的讀寫要求。
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作為優(yōu)選的，邏輯控制管理模塊的實施方式是:采用FPGA實現(xiàn)譯碼器模塊、同步模塊、通用異步接收/發(fā)送器模塊(Universal Asynchronous Receiver/Transmitter, UART)、異步 FIFO (First In First Out, FIFO)存儲器模塊、網(wǎng) ロ芯片驅(qū)動模塊；譯碼器模塊、同步模塊、通用異步接收/發(fā)送器模塊、網(wǎng)ロ芯片驅(qū)動模塊都由硬件描述語言(Verilog HDL)實現(xiàn)，異步FIFO存儲模塊則調(diào)用Quartus II軟件中的IP軟核實現(xiàn)；異步FIFO作為UART的數(shù)據(jù)緩沖器，它具有兩組數(shù)據(jù)線而無地址線，可在其一端寫操作而在另一端進行讀操作。FPGA配置芯片用來存貯FPGA的信息；在異步串行通信發(fā)送模塊中，發(fā)送采樣頻率即為波特率設(shè)定值，采用FPGA外接36.864MHz有源晶振來分頻產(chǎn)生，可以得到常用波特率的整數(shù)分頻值。由Verilog HDL語言描述后生成的可視化發(fā)送模塊elk為外部時鐘輸入端，即36.864MHz的輸入端，clkout為分頻后的時鐘輸出端，可以用來檢測分頻時鐘的頻率和穩(wěn)定性，datain[7:0]為待發(fā)送的單字節(jié)數(shù)據(jù)，WR為DSP寫信號輸入端，rst為外部輸入到FPGA的復(fù)位信號，TXD為發(fā)送串行數(shù)據(jù)位的輸出端，TI為發(fā)送完成中斷信號的輸出端。參數(shù)設(shè)置:reSet信號為發(fā)送模塊的總復(fù)位信號，datainbuf為發(fā)送串行數(shù)據(jù)緩沖寄存器，TXD_reg為發(fā)送串行數(shù)據(jù)位的寄存器，bincnt為發(fā)送串行數(shù)據(jù)位的計數(shù)器，WR.ctr為寫入數(shù)據(jù)的標(biāo)志位。發(fā)送模塊在輸入時鐘elk的上升沿到來時對各狀態(tài)位進行檢測。發(fā)送模塊的實施方式是:當(dāng)WR=I吋，DSP向發(fā)送模塊數(shù)據(jù)輸入端寫數(shù)據(jù)，將待發(fā)送數(shù)據(jù)datain[7:0]加上起始位“ 1 ”和停止位“0”緩存到datainbuf [9:0]中；在一下個elk時鐘上升沿到來后，WR變?yōu)?，檢測WR_ctr是否為I或者TI是否為0，如果TI為0，那么程序?qū)R_ctr清零，表示發(fā)送模塊正在將串行數(shù)據(jù)通過TXD輸出端發(fā)送出去，如果WR_ctr為1，表示程序準(zhǔn)備將串行數(shù)據(jù)最低位發(fā)送出去；在設(shè)定波特率(如115200b/s)時鐘的每個上升沿到來后，判斷datainbuf 中的串行數(shù)據(jù)是否經(jīng)過向右移位全部發(fā)送出去(向右移位表示先發(fā)送低位數(shù)據(jù)，后發(fā)送高位數(shù)據(jù))，如果沒有發(fā)送完，即bincnt小于10，將datainbuf中的數(shù)據(jù)右移bincnt位后,把最低位寫到發(fā)送寄存器TXD_reg中，等待發(fā)送,并將bincnt加1，TI清零；如果發(fā)送完成，則將bincnt置為0，TI和TXD_reg都復(fù)位為I。至此，一次發(fā)送循環(huán)完成，等待下一次DSP寫信號WR有效后，將datain中的數(shù)據(jù)發(fā)送出去；同步模塊的實施方式是:同步IMU數(shù)字信號與GNSS數(shù)字信號，IPPS信號和時鐘信號作為同步模塊的輸入信號，當(dāng)?shù)谝粠琁PPS信號有效時，同步模塊產(chǎn)生時鐘輸出信號發(fā)送到IMU，實現(xiàn)GNSS與IMU同步;3)作為優(yōu)選，導(dǎo)航數(shù)據(jù)處理模塊中DSP為TMS320C6713B，TMS320C6713B是TI公司的C6000系列新一代浮點DSP芯片；擴展外部ROM使用SST公司的小扇區(qū)FLASH芯片SST39VF800A，用于保存系統(tǒng)程序代碼。因不同容量的FLASH的封裝和引腳是兼容的，電路設(shè)計時以最大容量1M-16bit的FLASH(AM29LV160B)進行設(shè)計，也可以根據(jù)不同的需求來選配相應(yīng)容量的FLASH，導(dǎo)航信息處理器上的實際配置為512K-16bit的SST39VF800A。FLASH被映射到TMS320C6713B的CEl存儲空間，其讀/寫訪問的速度為70ns。對FLASH的讀/寫只支持16位訪問，字節(jié)地址為0x90000000 0x901FFFFF。由于FLASH是以16位進行訪問的，所以對FLASH而言其物理地址以16位為單位進行編址，而程序中使用的邏輯地址是以字節(jié)為單位進行編址的，所以物理地址必須左移I位后作為DSP內(nèi)部的邏輯地址使用；擴展外部RAM選用韓國海力士半導(dǎo)體公司的同步動態(tài)隨機存儲器(SDRAM)芯片HY57V561620BLT。SDRAM被映射到DSP的CEO存儲空間，工作頻率為100MHz，支持8/16/32-位訪問，容量為4Bank-4M-16Bit，字節(jié)地址為0x80000000 0x80FFFFFF。在對SDRAM進行讀/寫訪問前，需通過EMIF的CEO控制寄存器CEOCTL將CEO空間配置為16位SDRAM存儲器接ロ，及通過SDCTL、SDT頂、SDEXT等寄存器設(shè)置SDRAM的讀/寫時序和參數(shù)。當(dāng)導(dǎo)航信息處理器應(yīng)用于特定的對象吋，使用基于串ロ固化FLASH程序，設(shè)計思想是先用串ロ接收從上位機發(fā)送過來的待固化的FLASH數(shù)據(jù)(一般為十六進制)，然后使用串ロ固化FLASH程序模塊再進行程序的固化。圖2為本發(fā)明實施例的固化FLASH程序流程圖，其具體實施步驟為:導(dǎo)航信息處理器上電后，等待IOs接受上位機發(fā)來的FLASH操作命令。如果導(dǎo)航信息處理器接收到有效的固化FLASH程序命令，DSP先將FLSAH進行擦除，待擦除完成后，給上位機發(fā)送FLASH擦除完畢命令。上位機接收到該命令后，再向?qū)Ш叫畔⑻幚戆灏l(fā)送有效的FLSAH固化數(shù)據(jù)文件，DSP燒寫FLASH模塊將收到的數(shù)據(jù)燒寫到FLASH中。為了確保發(fā)送到DSP內(nèi)存中的數(shù)據(jù)正確寫入FLASH中，每次發(fā)送32字節(jié)數(shù)據(jù)后進行適當(dāng)延時，使DSP有足夠的時間將內(nèi)存中的數(shù)據(jù)寫入FLASH。導(dǎo)航數(shù)據(jù)處理模塊的具體實施方式
為:系統(tǒng)上電后等待第一幀GNSS有效導(dǎo)航數(shù)據(jù)，GNSS將經(jīng)度、緯度、高度等初始位置信息輸入到導(dǎo)航信息處理板中，待導(dǎo)航初始信息有效后，導(dǎo)航模塊開始進行捷聯(lián)慣性導(dǎo)航的初始對準(zhǔn)工作，捷聯(lián)慣性導(dǎo)航初始對準(zhǔn)結(jié)束后，捷聯(lián)慣性導(dǎo)航系統(tǒng)開始進入捷聯(lián)解算模式，利用kalman濾波器使GNSS輸出的導(dǎo)航信息對慣性導(dǎo)航解算輸出進行修正，從而保持長時間的導(dǎo)航精度。4)作為優(yōu)選的，導(dǎo)航數(shù)據(jù)輸出模塊包括FPGA芯片中專用以太網(wǎng)ロ接ロ芯片為W5300。網(wǎng)絡(luò)接ロ芯片內(nèi)部集成了 100M以太網(wǎng)控制器，MAC和TCP/IP協(xié)議棧。網(wǎng)絡(luò)接ロ芯片與DSP采用總線連接，網(wǎng)絡(luò)接ロ芯片地址線通過FPGA內(nèi)部的地址譯碼模塊完成。導(dǎo)航數(shù)據(jù)輸出模塊的工作原理為，將DSP的地址總線與數(shù)據(jù)總線都連接到FPGA中，當(dāng)DSP完成一次導(dǎo)航解算后，將通過EDMA將導(dǎo)航數(shù)據(jù)發(fā)送到EMIF端ロ，進而進入FPGA芯片內(nèi)，通過專用的網(wǎng)絡(luò)接ロ芯片向上位機發(fā)送導(dǎo)航信息。
具體實施方式
為:當(dāng)DSP啟動后，首先完成對網(wǎng)絡(luò)接ロ芯片的初始化操作，當(dāng)導(dǎo)航信息處理器需要輸出網(wǎng)絡(luò)數(shù)據(jù)吋，DSP的地址總線通過FPGA內(nèi)的地址譯碼模塊輸出有效的地址信號給網(wǎng)絡(luò)接ロ芯片，從而選中網(wǎng)絡(luò)接ロ芯片的片選信號，導(dǎo)航信息處理器輸出的導(dǎo)航解算信息通過網(wǎng)絡(luò)接ロ芯片轉(zhuǎn)化為UDP模式的網(wǎng)絡(luò)信號向其他應(yīng)用設(shè)備發(fā)送。當(dāng)外部網(wǎng)絡(luò)數(shù)據(jù)輸入時，網(wǎng)絡(luò)接ロ芯片通過中斷方式發(fā)出信號，DSP響應(yīng)中斷并完成數(shù)據(jù)的接收和處理。圖3為本發(fā)明實施例的工作方法流程圖，具體實施方式
為:I)導(dǎo)航信息處理器上電后，系統(tǒng)首先完成初始化操作，GNSS信號通過FPGA芯片的UARTl ロ輸入到導(dǎo)航信息處理器內(nèi)部，IPPS信號通過UART2 ロ輸入到導(dǎo)航信息處理器內(nèi)部。然后系統(tǒng)進入等待狀態(tài)，等待10s，用于FLASH程序代碼的下載。若在此期間接收到FLASH程序代碼輸入的命令，導(dǎo)航信息處理器對FLASH的內(nèi)容進行擦寫，待擦寫成功后給上位機返回擦寫成功報文；上位機收到擦寫成功報文后，將待固化的FLASH程序文件(即HEX文件)通過RS232接ロ發(fā)送到導(dǎo)航信息處理器上，然后由導(dǎo)航信息處理器完成相應(yīng)的FLASH程序固化操作；若在此期間未接收到FLASH程序代碼輸入的命令，則系統(tǒng)自動往下執(zhí)行。2)當(dāng)IPPS信號將同步模塊觸發(fā)后，發(fā)出200HZ的IMU時鐘信號；此時，GNSS與IMU同時開始工作。3)當(dāng)接收到GNSS接收機的有效定位數(shù)據(jù)后，將解析出的經(jīng)度、緯度和高度信息作為SINS初始對準(zhǔn)的初值，SINS開始初始對準(zhǔn)，SINS完成初始對準(zhǔn)后，導(dǎo)航信息處理器自動進入組合導(dǎo)航狀態(tài)。4)當(dāng)GNSS信號有效時，利用卡爾曼濾波器對捷聯(lián)慣性導(dǎo)航的數(shù)據(jù)進行修正，當(dāng)導(dǎo)航信息處理器檢測到GNSS接收機定位無效的信息后，系統(tǒng)并不立即切換到純慣性模式，而是利用前一次有效定位數(shù)據(jù)，繼續(xù)進行組合濾波并校正捷聯(lián)慣性導(dǎo)航系統(tǒng)的導(dǎo)航參數(shù)誤差，如果接收機定位無效信號連續(xù)5次到來，那么認為系統(tǒng)接收到的最后ー幀有效定位數(shù)據(jù)已不能再用于組合濾波，系統(tǒng)切換到純慣性模式下工作；當(dāng)GNSS接收機重新定位有效后，系統(tǒng)進入組合導(dǎo)航模式，但并不立即校正捷聯(lián)慣性導(dǎo)航系統(tǒng)的導(dǎo)航參數(shù)誤差，而是先濾波10次，待濾波器重新估計的狀態(tài)變量比較穩(wěn)定后，開始使用GNSS接收機發(fā)送的導(dǎo)航數(shù)據(jù)進行反饋校正。5)導(dǎo)航計算的結(jié)果數(shù)據(jù)通過數(shù)據(jù)輸出模塊由兩個100M的網(wǎng)ロ向其他應(yīng)用設(shè)備發(fā)送；發(fā)送最高頻率為200Hz，且頻率可調(diào)(0.1 200Hz)，輸出IP地址和端口號可以通過程序設(shè)定，可采用點對點、組播、廣播等多種發(fā)送方式。
權(quán)利要求
1.一種基于DSP和FPGA的嵌入式導(dǎo)航信息處理器，其特征在于，包括 數(shù)據(jù)采集模塊，包括電平轉(zhuǎn)換芯片和光電耦合器； 邏輯控制管理模塊，包括FPGA和FPGA配置芯片，F(xiàn)PGA配置芯片用來存貯FPGA的信息；其中，F(xiàn)PGA包括UART模塊、FIFO存儲模塊、時間同步模塊和網(wǎng)ロ驅(qū)動模塊； 導(dǎo)航數(shù)據(jù)處理模塊，包括DSP、FLASH和SDRAM，所述導(dǎo)航數(shù)據(jù)處理模塊的DSP通過EMIF分別與DSP外部的FLASH、SDRAM以及FPGA連接； 導(dǎo)航數(shù)據(jù)輸出模塊，包括FPGA和以太網(wǎng)接ロ芯片；以及 FLASH程序固化模塊，包括串ロ通信模塊和DSP中的燒寫FLASH模塊；所述FLASH程序固化模塊通過串ロ通信模塊與外部開發(fā)計算機連接； 所述數(shù)據(jù)采集模塊通過UART模塊與所述邏輯控制管理模塊連接；所述邏輯控制管理模塊通過FIFO模塊與所述導(dǎo)航數(shù)據(jù)處理模塊連接；所述邏輯控制管理模塊通過以太網(wǎng)接ロ芯片與所述導(dǎo)航數(shù)據(jù)輸出模塊連接。
2.根據(jù)權(quán)利要求1所述的基于DSP和FPGA的嵌入式導(dǎo)航信息處理器，其特征在于:所述數(shù)據(jù)采集模塊以200Hz頻率采集IMU輸出的數(shù)據(jù)，接收GNSS接收機輸出的串ロ報文數(shù)據(jù)，接收GNSS的IPPS脈沖信號作為同步模塊的觸發(fā)信號，接收上位機發(fā)送的固化FLASH串口數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的基于DSP和FPGA的嵌入式導(dǎo)航信息處理器，其特征在于:所述邏輯控制管理模塊控制和管理所述基于DSP和FPGA的嵌入式導(dǎo)航信息處理器的外圍邏輯電路，實現(xiàn)對外部GNSS接收機IPPS信號的時間同步； 所述UART模塊、時間同步模塊和網(wǎng)ロ驅(qū)動模塊由硬件描述語言Verilog HDL實現(xiàn)；所述FIFO存儲模塊通過調(diào)用Quartus II軟件中的IP軟核實現(xiàn)。
4.根據(jù)權(quán)利要求1所述的基于DSP和FPGA的嵌入式導(dǎo)航信息處理器，其特征在于:所述導(dǎo)航數(shù)據(jù)處理模塊提供數(shù)據(jù)處理的運算平臺，滿足SINS初始對準(zhǔn)算法、SINS解算算法，以及SINS/GNSS組合導(dǎo)航算法的運行需求以及實現(xiàn)SINS輸入/輸出數(shù)據(jù)的高速交換； 所述導(dǎo)航數(shù)據(jù)處理模塊的DSP通過EDMA控制器來對芯片外部存儲器和片上外設(shè)進行數(shù)據(jù)傳輸。
5.根據(jù)權(quán)利要求1所述的基于DSP和FPGA的嵌入式導(dǎo)航信息處理器，其特征在于:所述導(dǎo)航數(shù)據(jù)輸出模塊將導(dǎo)航解算后得出的導(dǎo)航信息通過雙冗余以太網(wǎng)絡(luò)接ロ實時地發(fā)送給其他應(yīng)用設(shè)備。
6.根據(jù)權(quán)利要求1所述的基于DSP和FPGA的嵌入式導(dǎo)航信息處理器，其特征在于:所述FLASH程序固化模塊通過專門設(shè)計的FLASH固化方法，獲取FLASH程序代碼。
7.根據(jù)權(quán)利要求6所述的基于DSP和FPGA的嵌入式導(dǎo)航信息處理器，其特征在于:所述FLASH程序固化模塊的實現(xiàn)方法是:當(dāng)數(shù)據(jù)采集模塊接收到有效的固化FLASH信號，DSP擦除FLSAH，待擦除完成后，給上位機發(fā)送FLASH擦除完畢信號；上位機接收到所述FLASH擦除完畢信號后，向?qū)Ш叫畔⑻幚戆灏l(fā)送有效的FLSAH固化數(shù)據(jù)文件，DSP燒寫FLASH模塊將收到的數(shù)據(jù)燒寫到FLASH。
全文摘要
本發(fā)明公開了基于DSP和FPGA的嵌入式導(dǎo)航信息處理器，包括數(shù)據(jù)采集模塊、邏輯控制管理模塊、導(dǎo)航數(shù)據(jù)處理模塊、導(dǎo)航數(shù)據(jù)輸出模塊和FLASH程序固化模塊；所述導(dǎo)航數(shù)據(jù)處理模塊的DSP通過EMIF與DSP外部的FLASH、SDRAM和FPGA連接；所述FLASH程序固化模塊通過串口與外部開發(fā)計算機連接。數(shù)據(jù)采集模塊采集IMU和GNSS輸出的數(shù)據(jù)和同步信號；通過邏輯控制管理模塊進行地址譯碼和時間同步，輸入到DSP的SDRAM；導(dǎo)航數(shù)據(jù)處理模塊進行捷聯(lián)解算及濾波算法；導(dǎo)航信息數(shù)據(jù)通過導(dǎo)航數(shù)據(jù)輸出模塊以網(wǎng)絡(luò)報文形式發(fā)送至其他應(yīng)用設(shè)備。本發(fā)明是一種適用于捷聯(lián)式慣性導(dǎo)航系統(tǒng)的專用導(dǎo)航信息處理器硬件平臺，滿足了SINS/GNSS組合導(dǎo)航系統(tǒng)小型化、低功耗、高精度的需求。
文檔編號G01S19/49GK103116175SQ20131001845
公開日2013年5月22日 申請日期2013年1月18日 優(yōu)先權(quán)日2013年1月18日
發(fā)明者徐曉蘇, 閆捷, 張濤, 劉錫祥, 王立輝 申請人:東南大學(xué)