專利名稱：一種基于Nios II處理器的編碼器接口測試裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于編碼器檢測領(lǐng)域，具體涉及一種編碼器接口測試裝置，用于數(shù)控系統(tǒng)中編碼器接口信號測試。
背景技術(shù)：
在數(shù)控系統(tǒng)中，編碼器是測量系統(tǒng)的核心功能部件，其按照工作原理不同可分為增量式編碼器和絕對式編碼器。增量式編碼器是將位移轉(zhuǎn)換成周期性的電信號，再把這個電信號轉(zhuǎn)變成計數(shù)脈沖，用脈沖的個數(shù)表示位移的大小。而絕對式編碼器的每一個位置對應(yīng)一個確定的數(shù)字碼，它的示值只與測量的起始和終止位置有關(guān)。增量式編碼器接口類型有IVpp正余弦脈沖和TTL電平脈沖，而絕對式編碼器因編碼器廠家的不同其接口類型不同，主要有海德漢的Endat接P、IC-Haus的BISS接口、多摩川、斯特曼hiperface協(xié)議、SSI。編碼器在安裝之后，需要針對其接口類型進(jìn)行開發(fā)，同時還需要對其測試或者參數(shù)調(diào)整。一些編碼器廠商會提供針對其生產(chǎn)編碼器進(jìn)行測試軟硬件平臺，如海德漢公司的IK215 PC 計算機擴(kuò)展卡和 ATS (Adjusting and TestingSoftware)調(diào)試軟件、IC-Haus 公司的SinCosYzer Workstation測試平臺和RENISHAW公司的SiGNUM測試平臺。目前的測試平臺能對自家接口的編碼器進(jìn)行完整的測試。但是這些測試平臺存在以下問題I.只能對廠家自己定義接口的編碼器進(jìn)行測試，無法兼容其他廠家接口的編碼器；2.采用編碼器接口卡和PC機架構(gòu)，體積比較龐大，攜帶不方便，不利于工業(yè)現(xiàn)場測試，同時PC機成本也比較高；

發(fā)明內(nèi)容
本發(fā)明提供一種基于Nios II處理器的編碼器接口測試裝置，解決現(xiàn)有編碼器測試平臺中編碼器接口不能相互兼容問題和攜帶不方便問題，具有成本低、功能強、體積小、結(jié)構(gòu)緊湊、集成度高的特點。本發(fā)明解決其技術(shù)問題所采用下述的技術(shù)方案一種基于Nios II處理器的編碼器接口測試裝置，包括一個大規(guī)?，F(xiàn)場可編程門陣列(以下簡稱FPGA)芯片、兩個同步動態(tài)隨機存儲器(以下簡稱SDRAM)芯片、一個Flash存儲芯片、增量式TTL接口模塊、增量式正余弦接口模塊、絕對式接口模塊、一個液晶顯示屏IXD、PS/2接口鼠標(biāo)和鍵盤。增量式TTL接口模塊由兩個差分轉(zhuǎn)單端信號芯片組成，增量式正余弦接口模塊由兩個差分比例放大器和一個AD采集芯片組成。本發(fā)明采用SOPC (System On a Programmable Chip,可編程片上系統(tǒng))技術(shù),利用FPGA的可編程特性，在單個FPGA芯片中內(nèi)嵌Nios II處理器，代替專用嵌入式處理器芯片。在同一 FPGA芯片中，同時集成了 SDRAM接口控制器、Flash接口控制器、IXD接口控制器、增量式TTL接口控制器、增量式正余弦接口控制器、絕對式接口控制器、PS/2接口控制器。將FPGA與SDRAM存儲器、Flash芯片、IXD顯示屏、增量式TTL接口模塊、增量式正余弦接口模塊、絕對式接口模塊、PS/2接口鼠標(biāo)鍵盤外圍控制電路整合在一起，形成一個獨立的、高集成度、可編程的嵌入式測試系統(tǒng)。本發(fā)明的Nios II處理器是該裝置的處理核心，其通過Alavon總線分別與片內(nèi)的SDRAM接口控制器、Flash接口控制器、IXD接口控制器、增量式TTL接口控制器、增量式正余弦接口控制器、絕對式接口控制器、PS/2接口控制器相連。裝置上電啟動后，F(xiàn)PGA先從Flash芯片讀取配置程序，完成配置后，啟動Nios II處理器。Nios II處理器從Flash讀取系統(tǒng)程序，然后把程序加載到SDRAM中。Nios II處理器分別對IXD接口控制器、PS/2接口控制器、增量式TTL接口控制器、增量式正余弦接口控制器、絕對式接口控制器進(jìn)行初始化。LCD接口控制器初始化時先在SDRAM開辟一個內(nèi)存區(qū)域，用于圖像數(shù)據(jù)緩存和更新，然后對LCD接口控制器內(nèi)部SGDMA (Scatter-Gather DMA)控制器初始化，并啟動SGDMA傳輸。PS/2接口控制器初始化主要是內(nèi)部寄存器復(fù)位操作和中斷向量注冊。增量式TTL接 口控制器、增量式正余弦接口控制器、絕對式接口控制器初始化也是內(nèi)部寄存器復(fù)位操作。Nios II處理器在設(shè)備初始化之后,啟動操作系統(tǒng)運行,通過響應(yīng)用戶操作命令完成相應(yīng)程序運行。本發(fā)明的IXD接口控制器用于驅(qū)動IXD顯示屏和IXD顯示屏圖像數(shù)據(jù)更新。IXD接口控制器包括SGDMA控制器、FIFO緩沖器、IXD時序發(fā)生器。SGMDA控制器的數(shù)據(jù)和指令端口掛在Avalon總線的主端口上，通過Avalon總線連接到SDRAM接口控制器的從端口上。SGDMA數(shù)據(jù)的另一端口掛在Avalon總線的流模式主端口，通過Avalon總線連接到FIFO緩沖器的流模式從端口。FIFO緩沖器一端與SGDMA控制器相連接，一端通過Avalon總線與IXD時序發(fā)生器相連接。IXD時序發(fā)生器一端與FIFO緩沖器相連接，一端通過FPGA芯片IO弓I腳與外部IXD顯示屏相連接。SGDMA控制器啟動傳輸后，通過SDRAM接口控制器讀取片外SDRAM存儲器內(nèi)存儲的圖像數(shù)據(jù)，將數(shù)據(jù)傳輸?shù)紽IFO緩沖器中進(jìn)行緩存。FIFO緩沖器根據(jù)IXD時序發(fā)生器的輸入的讀信號，向IXD時序發(fā)生器傳輸圖像數(shù)據(jù)，IXD時序發(fā)生器按照IXD顯示屏要求的時序?qū)⒆x取的圖像數(shù)據(jù)傳輸?shù)絀XD顯示屏，驅(qū)動IXD顯示屏正常工作。本發(fā)明的PS/2接口控制器用于讀取用戶操作鼠標(biāo)或者鍵盤信號。PS/2接口控制器包括Avalon總線接口模塊、數(shù)據(jù)接收模塊。數(shù)據(jù)接收模塊通過FPGAIO引腳與片外PS/2接口相連，根據(jù)PS/2接口規(guī)范讀取鼠標(biāo)或者鍵盤數(shù)據(jù)，然后將接收數(shù)據(jù)傳輸給Avalon接口模塊。Avalon接口模塊通過Avalon總線與Nios II處理器相連，Avalon接口模塊以中斷的形式將從數(shù)據(jù)模塊接收到的數(shù)據(jù)傳輸給Nios II處理器。本發(fā)明的增量式TTL接口控制器用于讀取增量式TTL編碼器數(shù)據(jù)，增量式TTL接口控制器包括Avalon接口模塊、TTL脈沖計數(shù)模塊。TTL脈沖計數(shù)模塊通過FPGA IO引腳與片外增量式TTL接口相連，通過對輸入FPGA內(nèi)部的脈沖進(jìn)行計數(shù)，將位置計數(shù)值傳輸給Avalon接口模塊。Nios II處理器通過Avalon接口模塊讀取增量式TTL脈沖計數(shù)數(shù)據(jù)。本發(fā)明的增量式正余弦接口控制器用于讀取增量式正余弦編碼器數(shù)據(jù)。增量式正余弦接口控制器包括AD采集控制器、DMA (Direct Memory Access直接存儲器存取)控制器、FIFO緩沖器、正余弦細(xì)分模塊、Avalon接口模塊。AD采集控制器用于片外增量式正余弦接口模塊中AD轉(zhuǎn)換芯片的采集數(shù)據(jù)控制。AD采集控制器將采集編碼器數(shù)據(jù)傳輸給正余弦細(xì)分模塊進(jìn)行細(xì)分處理，正余弦細(xì)分模塊將從AD采集控制器接收到數(shù)據(jù)進(jìn)行高倍細(xì)分處理，將細(xì)分處理后數(shù)據(jù)通過Avalon接口模塊，然后Nios 11處理器再通過Avalon接口模塊讀取細(xì)分后的數(shù)據(jù)。另一方面AD采集控制器將采集編碼器數(shù)據(jù)傳輸存入FIFO緩沖器中，當(dāng)FIFO緩沖器數(shù)據(jù)存滿后，啟動DMA控制器進(jìn)行數(shù)據(jù)傳輸。DMA控制器讀取FIFO緩沖器內(nèi)部數(shù)據(jù)，將數(shù)據(jù)通過Avalon總線和SDRAM接口控制器寫入片外SDRAM存儲器中，Nios II處理器通過讀取片外SDRAM存儲器數(shù)據(jù)，對數(shù)據(jù)進(jìn)行分析處理。本發(fā)明的 絕對式接口控制器用于絕對式編碼器數(shù)據(jù)讀取。絕對式接口控制器包含Aval on總線接口模塊、Endat接口模塊、BISS接口模塊、多摩川接口模塊、SSI接口模塊。Endat接口模塊用于接收Endat接口類型編碼器數(shù)據(jù)，BISS接口模塊用于接收BISS接口類型編碼器數(shù)據(jù)、多摩川接口模塊用于接收多摩川接口類型編碼器數(shù)據(jù)、SSI接口模塊用于接收SSI接口類型編碼器數(shù)據(jù)。上述Endat、BISS、多摩川、SSI接口模塊共用相同F(xiàn)PGA IO引腳，具體類型選擇由Nios II處理器通過Avalon總線接口模塊進(jìn)行選擇。本發(fā)明的有益效果是I.本發(fā)明采用SOPC技術(shù)在單片F(xiàn)PGA芯片集成所需接口模塊，集成度高，體積小，結(jié)構(gòu)緊湊，便于工業(yè)現(xiàn)場攜帶。2.本發(fā)明集成市場上常用的不同類型編碼器接口，能夠適用不同用戶使用需求，具有較廣的使用意義。3.本發(fā)明采用嵌入式設(shè)計方案，較PC機結(jié)構(gòu)相比，成本更低，更容易推廣。4.本發(fā)明采用FPGA芯片作為核心芯片，利用可編程特性，可以方便對系統(tǒng)進(jìn)行升級，縮短研發(fā)周期。


圖I為本發(fā)明實施例裝置的結(jié)構(gòu)示意圖；圖2為本發(fā)明實施例裝置的FPGA程序示意圖；圖3為本發(fā)明實施例裝置的IXD接口控制器示意圖；圖4為本發(fā)明實施例裝置的PS/2接口控制器示意圖；圖5為本發(fā)明實施例裝置的增量式TTL接口控制器示意圖；圖6為本發(fā)明實施例裝置的增量式正余弦接口控制器示意圖；圖7為本發(fā)明實施例裝置的絕對式接口控制器示意圖。
具體實施例方式下面結(jié)合附圖和具體實施例對本發(fā)明作進(jìn)一步說明，下述實施例僅是說明性的，并本不構(gòu)成對本發(fā)明的限定。圖I是本發(fā)明的裝置結(jié)構(gòu)示意圖。該裝置包括一個FPGA芯片I、兩個SDRAM存儲器5、一個Flash存儲器6、增量式TTL接口模塊2、增量式正余弦接口模塊3、絕對式接口模塊4、IXD顯示屏7、PS/2接口鼠標(biāo)和鍵盤8。裝置中增量式TTL接口模塊2、增量式正余弦接口模塊3、絕對式接口模塊4、SDRAM存儲器5、Flash存儲器6、IXD顯示屏7、PS/2接口鼠標(biāo)和鍵盤8分別通過FPGA芯片I的IO引腳與FPGA芯片I相連。增量式TTL接口模塊2用于增量式TTL接口類型的編碼器的連接，將增量式TTL接口編碼器輸出的差分信號轉(zhuǎn)換成單端脈沖信號，然后將轉(zhuǎn)換后單端脈沖信號通過FPGA芯片I的IO引腳傳給FPGA芯片。增量式TTL接口模塊2包括差分接收芯片，本發(fā)明優(yōu)選TI公司的AM26LV32差分接收芯片。增量式正余弦接口模塊3用于增量式正余弦接口類型的編碼器的連接，將增量式正余弦接口編碼器輸出的差分信號進(jìn)行濾波、放大調(diào)理，然后將調(diào)理后的模擬信號傳輸給ADC芯片進(jìn)行模數(shù)轉(zhuǎn)換，最后將模數(shù)轉(zhuǎn)換后數(shù)字信號通過FPGA芯片I的IO引腳傳輸給FPGA芯片。增量式正余弦接口模塊3包括差分比例電路和ADC轉(zhuǎn)換電路。本實施例中的差分比例電路優(yōu)選TI公司的0PA2131芯片、ADC轉(zhuǎn)換電路優(yōu)選ADI公司的AD9238芯片。絕對式接口模塊4用于絕對式編碼器的連接，將絕對式編碼器輸出的串行數(shù)字信號通過RS485接口芯片進(jìn)行差分信號和單端信號之間相互轉(zhuǎn)換，通過FPGA芯片I的IO引腳與FPGA芯片進(jìn)行半雙工通信。本實施例的RS485接口芯片優(yōu)選SIPEX公司的SP3485芯片。SDRAM存儲器5用于提供程序運行時的存儲器空間。Flash存儲器6用于保存運 行的程序和系統(tǒng)啟動代碼。本發(fā)明采用S0PC(System On a Programmable Chip,可編程片上系統(tǒng))技術(shù),利用FPGA的可編程特性，在單個FPGA芯片I中內(nèi)嵌Nios II處理器11，代替專用嵌入式處理器芯片。如圖2所示在同一 FPGA芯片I中，同時集成了 SDRAM接口控制器15、Flash接口控制器16、IXD接口控制器17、增量式TTL接口控制器12、增量式正余弦接口控制器13、絕對式接口控制器14、PS/2接口控制器18。將FPGA芯片(已完成)I與SDRAM存儲器5、Flash存儲器6、IXD顯示屏7、增量式TTL接口模塊2、增量式正余弦接口模塊3、絕對式接口模塊
4、PS/2接口鼠標(biāo)鍵盤8外圍控制電路整合在一起，形成一個獨立的、高集成度、可編程的嵌入式測試系統(tǒng)。IXD接口控制器17用于讀取SDRAM存儲器5中的圖像數(shù)據(jù)，并將讀取的圖像數(shù)據(jù)傳輸給IXD顯示屏7。如圖3所示，IXD接口控制器17包括SGDMA控制器171、FIF0緩沖器172、IXD時序發(fā)生器173。SGMDA控制器171的數(shù)據(jù)和指令端口掛在Avalon總線19的主端口上，通過Avalon總線19連接到SDRAM接口控制器15的從端口上。SGDMA控制器171另一端與FIFO緩沖器172相連。FIFO緩沖器172 —端與SGDMA控制器171相連接，另一端與IXD時序發(fā)生器173相連接。IXD時序發(fā)生器173 —端與FIFO緩沖器172相連接，一端通過FPGA芯片I的IO引腳與IXD顯示屏7相連接。SGDMA控制器171啟動傳輸后，通過SDRAM接口控制器15讀取SDRAM存儲器5的圖像數(shù)據(jù)，將讀取的圖像數(shù)據(jù)傳輸?shù)紽IFO緩沖器172中進(jìn)行緩存。FIFO緩沖器172根據(jù)IXD時序發(fā)生器173發(fā)出的讀信號向IXD時序發(fā)生器173傳輸圖像數(shù)據(jù)，LCD時序發(fā)生器173按照LCD顯示屏7的時序要求將讀取的圖像數(shù)據(jù)傳輸?shù)絃CD顯示屏7,驅(qū)動LCD顯示屏7正常顯示。PS/2接口控制器18用于讀取用戶操作的PS/2接口鼠標(biāo)或者鍵盤數(shù)據(jù)，并將讀到的數(shù)據(jù)通過Avalon總線19傳輸給Nios II處理器11。如圖4所示，PS/2接口控制器18包括PS/2 Avalon總線接口模塊181、PS/2數(shù)據(jù)處理模塊182。PS/2數(shù)據(jù)處理模塊182通過FPGA芯片I的10引腳與PS/2接口鼠標(biāo)或者鍵盤相連，根據(jù)PS/2接口規(guī)范讀取鼠標(biāo)或者鍵盤數(shù)據(jù)，然后將讀取數(shù)據(jù)傳輸給PS/2 Avalon接口模塊181。PS/2 Avalon接口模塊181通過Avalon總線19與Nios II處理器11相連，PS/2 Avalon接口模塊181以中斷的形式將讀到的數(shù)據(jù)通過Avalon總線19傳輸給Nios II處理器11。
增量式TTL接口控制器12用于對增量式TTL接口模塊2輸出的脈沖信號進(jìn)行計數(shù)。增量式TTL接口控制器12如圖5所示，包括TTL Avalon接口模塊121、TTL脈沖計數(shù)模塊122。TTL脈沖計數(shù)模塊122通過FPGA芯片I的IO引腳與增量式TTL接口模塊2相連，通過對輸入FPGA內(nèi)部的脈沖進(jìn)行計數(shù)，將計數(shù)值通過TTL Avalon接口模塊121傳輸給Nios II處理器11。增量式正余弦接口控制器13用于對增量式正余弦接口模塊3中ADC轉(zhuǎn)換電路控制和數(shù)據(jù)讀取，然后對采集的數(shù)據(jù)進(jìn)行細(xì)分處理，同時將采集的數(shù)據(jù)和細(xì)分處理后的數(shù)據(jù)傳輸給Nios II處理器11。如圖6所示，增量式正余弦接口控制器13包括AD采集控制器131、正余弦細(xì)分模塊132、FIF0緩沖器133、DMA (Direct Memory Access直接存儲器存取)控制器134、正余弦Avalon接口模塊135。AD采集控制器131用于增 量式正余弦接口模塊3中AD轉(zhuǎn)換芯片的采集控制和數(shù)據(jù)讀取。AD采集控制器131將采集的正余弦編碼器數(shù)據(jù)傳輸給正余弦細(xì)分模塊132，正余弦細(xì)分模塊132對從AD采集控制器131接收到的數(shù)據(jù)進(jìn)行高倍細(xì)分處理，將細(xì)分處理后的數(shù)據(jù)通過正余弦Avalon接口模塊135傳輸給Nios II處理器11。另一方面AD采集控制器131將采集的正余弦編碼器數(shù)據(jù)存入FIFO緩沖器133中，當(dāng)FIFO緩沖器133數(shù)據(jù)存滿時，向DMA控制器134發(fā)出傳輸請求，DMA控制器134收到FIFO緩沖器133發(fā)出的傳輸請求后，DMA控制器134從FIFO緩沖器133讀取存儲的采集數(shù)據(jù)，通過正余弦Avalon接口模塊135將數(shù)據(jù)傳輸給Nios II處理器11。絕對式接口控制器14用于讀取絕對式編碼器數(shù)據(jù)，通過對絕對式接口模塊4與絕對式編碼器進(jìn)行半雙工通信。如圖7所示，絕對式接口控制器14包含絕對式Avalon總線接口模塊145、Endat接口模塊141、BISS接口模塊142、多摩川接口模塊143、SSI接口模塊144。Endat接口模塊141用于讀取Endat接口類型編碼器數(shù)據(jù)，BISS接口模塊142用于讀取BISS接口類型編碼器數(shù)據(jù)，多摩川接口模塊143用于讀取多摩川接口類型編碼器數(shù)據(jù)、SSI接口模塊144用于讀取SSI接口類型編碼器數(shù)據(jù)。所述的Endat接口模塊141、BISS接口模塊142、多摩川接口模塊143、SSI接口模塊144共用一個絕對式接口模塊4和相同F(xiàn)PGA芯片110引腳，具體接口類型選擇由Nios II處理器11通過絕對式Avalon總線接口模塊145進(jìn)行選擇。Nios II處理器11是本裝置的核心處理器，其通過Alavon總線19分別與SDRAM接口控制器15、Flash接口控制器16、IXD接口控制器17、增量式TTL接口控制器12、增量式正余弦接口控制器13、絕對式接口控制器14、PS/2接口控制器18相連。Nios II處理器11可以通過Alavon總線19對SDRAM接口控制器15、Flash接口控制器16、IXD接口控制器17、增量式TTL接口控制器12、增量式正余弦接口控制器13、絕對式接口控制器14、PS/2接口控制器18初始化或者數(shù)據(jù)讀寫操作。Nios II處理器11是Altera公司推出的采用哈佛結(jié)構(gòu)、具有32位指令集的第二代片上可編程的軟核處理器，主要有三種類型Nios 11/f (快速)——最高的系統(tǒng)性能，中等FPGA使用量；NiosII/s (標(biāo)準(zhǔn))——高性能，低FPGA使用量；Nios ΙΙ/e (經(jīng)濟(jì))——低性能，最低的FPGA使用量。為了獲得最高系統(tǒng)性能，本發(fā)明優(yōu)選Nios ΙΙ/f (快速)作為裝置核心處理器。本發(fā)明FPGA芯片I優(yōu)選Altera公司的Cyclone IV芯片，SDRAM存儲器5優(yōu)選Hynix公司的HY57V561620芯片，F(xiàn)lash存儲器6優(yōu)選SPANSI0N公司的S29GL064N芯片，IXD顯示屏7優(yōu)選群創(chuàng)公司的分辨率為800*480的7英寸IXD顯示屏，PS/2接口鼠標(biāo)和鍵盤8優(yōu)選惠普公司的鍵鼠套裝。本發(fā)明工作過程如下裝置通過增量式TTL接口模塊2或者增量式正余弦接口模塊3或者絕對式接口模塊4連接增量式TTL接口編碼器或者增量式正余弦接口編碼器或者絕對式編碼器，對連接的編碼器進(jìn)行測試。裝置上電復(fù)位后，F(xiàn)PGA芯片I先從Flash存儲器6讀取配置程序，完成配置后，啟動Nios II處理器11。Nios II處理器11從Flash存儲器6讀取系統(tǒng)程序，然后把程序加載到SDRAM存儲器5中。Nios II處理器11分別對IXD接口控制器17、PS/2接口控制器18、增量式TTL接口控制器12、增量式正余弦接口控制器13、絕對式接口控制器14初始化。IXD 接口控制器17初始化時先在SDRAM存儲器5開辟一個內(nèi)存區(qū)域，用于圖像數(shù)據(jù)緩存和更新，然后對LCD接口控制器17內(nèi)部SGDMA控制器171初始化，啟動SGDMA傳輸，將圖像數(shù)據(jù)不斷傳輸?shù)絀XD顯示屏7上。PS/2接口控制器18初始化主要是PS/2數(shù)據(jù)處理器182內(nèi)部寄存器復(fù)位操作和中斷向量注冊，初始化完成之后，就可以對用戶操作鼠標(biāo)或者鍵盤數(shù)據(jù)進(jìn)行響應(yīng)和處理。增量式TTL接口控制器12初始化主要是對TTL脈沖計數(shù)模塊122中內(nèi)部計數(shù)寄存器清零。增量式正余弦接口控制器13初始化主要是清空FIFO緩沖器133、啟動AD采集控制器131采集數(shù)據(jù)和啟動DMA控制器134進(jìn)行數(shù)據(jù)傳輸。絕對式接口控制器14初始化是通過依次配置Endat接口模塊141、BISS接口模塊142、SSI接口模塊143、多摩川接口模塊144進(jìn)行絕對式編碼器接口類型識另O，若識別未成功則提示出錯，用戶可以自己選擇對應(yīng)絕對式接口類型。當(dāng)Nios II處理器11完成設(shè)備初始化之后，用戶可以根據(jù)需要選擇不同內(nèi)容進(jìn)行編碼器測試。
權(quán)利要求
1.一種基于Nios II處理器的編碼器接口測試裝置，包括FPGA芯片(I)和與該FPGA芯片(I)相連的增量式TTL接口模塊(2 )、增量式正余弦接口模塊(3 )、絕對式接口模塊(4)、顯示屏(7)和PS/2接口設(shè)備(8)，其中， 所述增量式TTL接口模塊(2)用于與增量式TTL接口類型的編碼器連接，以將其輸出的差分信號轉(zhuǎn)換成單端脈沖信號后輸入到FPGA芯片(I); 所述增量式正余弦接口模塊(3)用于與增量式正余弦接口類型的編碼器連接，以將其輸出的差分信號進(jìn)行濾波、放大調(diào)理以及模數(shù)轉(zhuǎn)換后輸入到所述FPGA芯片(I)中； 所述絕對式接口模塊(4)用于與絕對式編碼器連接，以將其輸出的串行數(shù)字信號進(jìn)行差分信號和單端信號之間相互轉(zhuǎn)換，并與FPGA芯片(I)進(jìn)行半雙工通信； 所述FPGA芯片(I)包括有內(nèi)嵌在片內(nèi)的Nios II處理器(11)，其對輸入的信號進(jìn)行處理，實現(xiàn)對編碼器接口的測試。
2.根據(jù)權(quán)利要求I所述的一種基于NiosII處理器的編碼器接口測試裝置，其特征在于，所述FPGA芯片中還包括集成在片內(nèi)并與所述Nios 11處理器(11)通過總線分別連接的顯示屏接口控制器(17)、增量式TTL接口控制器(12)、增量式正余弦接口控制器(13)、絕對式接口控制器(14)和PS/2接口控制器(18)，其中， 所述增量式TTL接口控制器(12)、增量式正余弦接口控制器(13)和絕對式接口控制器(14)分別與所述增量式TTL接口模塊(2)、增量式正余弦接口模塊(3)和絕對式接口模塊(4)連接，用于控制對各自對應(yīng)的接口模塊的數(shù)據(jù)讀寫；所述顯示接口控制器(17)和PS/2接口控制器(18)分別與顯示屏和PS/2接口設(shè)備連接，用于控制顯示屏的輸出和控制PS/2接口設(shè)備的輸入。
3.根據(jù)權(quán)利要求I或2所述的一種基于NiosII處理器的編碼器接口測試裝置，其特征在于，所述增量式TTL接口控制器(12)包括TTL Avalon接口模塊(121)和TTL脈沖計數(shù)模塊(122)，其中所述TTL脈沖計數(shù)模塊(122)通過FPGA芯片(I)的IO引腳與增量式TTL接口模塊(2)相連，用于對輸入FPGA內(nèi)部的脈沖進(jìn)行計數(shù)，并將計數(shù)值通過TTL Avalon接口模塊(121)傳輸給Nios II處理器(11)。
4.根據(jù)權(quán)利要求1-3之一所述的一種基于NiosII處理器的編碼器接口測試裝置，其特征在于，所述增量式正余弦接口控制器(13)包括AD采集控制器(131 )、正余弦細(xì)分模塊(132)、FIFO緩沖器(133)、DMA控制器(134)和正余弦Avalon接口模塊(135)，其中AD采集控制器(131)將采集的正余弦編碼器數(shù)據(jù)傳輸給正余弦細(xì)分模塊(132)，該正余弦細(xì)分模塊(132)對從AD采集控制器(131)接收到的數(shù)據(jù)進(jìn)行細(xì)分處理，將細(xì)分處理后的數(shù)據(jù)通過正余弦Avalon接口模塊(135)傳輸給Nios II處理器(11 )，采集的正余弦編碼器數(shù)據(jù)存入FIFO緩沖器(133)中，當(dāng)FIFO緩沖器(133)數(shù)據(jù)存滿時，向DMA控制器(134)發(fā)出傳輸請求，該DMA控制器(134)收到FIFO緩沖器(133)發(fā)出的傳輸請求后，從中讀取存儲的采集數(shù)據(jù)。
5.根據(jù)權(quán)利要求1-4之一所述的一種基于NiosII處理器的編碼器接口測試裝置，其特征在于，絕對式接口控制器(14)包含絕對式Avalon總線接口模塊(145)、Endat接口模塊(141)、BISS接口模塊(142)、多摩川接口模塊(143)、SSI接口模塊(144)，其中，Endat接口模塊(141)用于讀取Endat接口類型編碼器數(shù)據(jù)，BISS接口模塊(142)用于讀取BISS接口類型編碼器數(shù)據(jù)，多摩川接口模塊(143)用于讀取多摩川接口類型編碼器數(shù)據(jù)，SSI接口模塊(144)用于讀取SSI接口類型編碼器數(shù)據(jù)。
6.根據(jù)權(quán)利要求1-5之一所述的一種基于NiosII處理器的編碼器接口測試裝置，其特征在于，該裝置還包括SDRAM存儲器(5 )和Flash存儲器(6 )，用于提供存儲器空間以存儲裝置運行時的程序和啟動代碼。
7.根據(jù)權(quán)利要求6所述的一種基于NiosII處理器的編碼器接口測試裝置，其特征在于，所述FPGA芯片(I)中還包括集成在片內(nèi)并與所述Nios II處理器(11)通過總線分別連接的SDRAM接口控制器(15)、Flash接口控制器(16)，分別用于控制SDRAM存儲器(5)和Flash存儲器(6)的讀寫。
全文摘要
本發(fā)明公開了一種基于Nios II處理器的編碼器接口測試裝置，包括FPGA芯片和與其相連的增量式TTL接口模塊、增量式正余弦接口模塊、絕對式接口模塊、顯示屏和PS/2接口設(shè)備，其中，增量式TTL接口模塊用于與增量式TTL接口類型的編碼器連接，增量式正余弦接口模塊用于與增量式正余弦接口類型的編碼器連接，絕對式接口模塊用于與絕對式編碼器連接，以將其輸出的串行數(shù)字信號進(jìn)行差分信號和單端信號之間相互轉(zhuǎn)換，F(xiàn)PGA芯片包括有內(nèi)嵌在片內(nèi)的NiosII處理器，其對輸入的信號進(jìn)行處理，實現(xiàn)對編碼器接口的測試。本發(fā)明的裝置可以解決現(xiàn)有編碼器測試平臺中編碼器接口不能相互兼容問題和攜帶不方便問題，具有成本低、功能強、體積小、結(jié)構(gòu)緊湊、集成度高的特點。
文檔編號G01D18/00GK102967326SQ20121046423
公開日2013年3月13日 申請日期2012年11月16日 優(yōu)先權(quán)日2012年11月16日
發(fā)明者陳天航, 馬澤龍, 楊藝勇, 宋寶, 夏亮, 馮健, 唐小琦 申請人:蘇州天辰馬智能設(shè)備有限公司, 華中科技大學(xué)