專利名稱：一種用于校準(zhǔn)并行采集系統(tǒng)數(shù)據(jù)拼合順序的方法
技術(shù)領(lǐng)域：
本發(fā)明屬于并行采集技術(shù)領(lǐng)域，更為具體地講，涉及一種用于校準(zhǔn)并行采集系統(tǒng)數(shù)據(jù)拼合順序的方法。
背景技術(shù)：
隨著數(shù)字信號處理技術(shù)的不斷發(fā)展，基于實時采樣的時域測試儀器成為現(xiàn)代測試儀器的主流趨勢。高速ADC、高帶寬、數(shù)字信號處理理論和技術(shù)也日益成熟，F(xiàn)PGA和DSP芯片等信號處理電子器件的迅猛發(fā)展為時域測試儀器的成熟打下了堅實基礎(chǔ)。在時域測試儀器中，高速度高精度的數(shù)據(jù)采集系統(tǒng)是其重要的組成部分。為達(dá)到高采樣率指標(biāo)，采用多片ADC并行交替采樣系統(tǒng)結(jié)構(gòu)，將輸入信號同時送到多個通道，多片ADC同時工作并利用固定的相位關(guān)系實現(xiàn)多數(shù)據(jù)流的拼合。圖1是并行采集系統(tǒng)數(shù)據(jù)拼合示意圖。如圖1所示，sclkU sclk2為兩個相位相差180°的采樣時鐘，sdatal、sdata2為兩片ADC各自輸出的采樣數(shù)據(jù)，sdata為拼合之后的數(shù)據(jù)。但是圖1所示為理想狀態(tài)下的拼合，由于ADC采樣率的提高，輸出的數(shù)據(jù)路數(shù)相應(yīng)隨之變多，對應(yīng)接收ADC采樣數(shù)據(jù)的FPGA的引腳也變多。由于引腳越多的FPGA價格越高，為了節(jié)省FPGA的成本，往往每片ADC采用一個FPGA來接收采樣數(shù)據(jù)，但這樣做帶來一個新的問題就是兩個FPGA內(nèi)存儲波形的開始位置不同，此時拼合會出現(xiàn)問題。圖2是由于FIFO寫使能導(dǎo)致并行采樣數(shù)據(jù)拼合錯誤示意圖。如圖2所示，F(xiàn)PGA內(nèi)部用FIFO存儲采樣數(shù)據(jù)，fifo_wenl和fifo_wen2分別為兩個FIFO的寫使能信號，由于fifo_wenl比fifo_wen2先開啟4個時鐘,此時如果按照正常的拼合方法，采樣數(shù)據(jù)sdatal和sdata2交替拼合，則最終拼合數(shù)據(jù)sdata變成了 2、11、4、13、6、15、8這樣一個錯誤的序列。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種用于校準(zhǔn)并行采集系統(tǒng)數(shù)據(jù)拼合順序的方法，以校正各ADC輸出給各自FPGA存儲，由于FIFO寫使能信號不同步產(chǎn)生的并行采集系統(tǒng)數(shù)據(jù)拼合順序的移位，提高并行采集系統(tǒng)可靠性。為實現(xiàn)以上目的，本發(fā)明提供一種用于校準(zhǔn)并行采集系統(tǒng)數(shù)據(jù)拼合順序的方法，在基于FPGA+DSP平臺利用多片ADC進(jìn)行并行數(shù)據(jù)采集的系統(tǒng)中，待測信號經(jīng)過通道調(diào)理后送入多片ADC中；DSP首先通過各FPGA向各ADC發(fā)出復(fù)位信號，然后開啟各FPGA中采樣數(shù)據(jù)FIFO的寫使能；其特征在于，包括以下步驟(1)、FPGA中采樣數(shù)據(jù)FIFO的讀寫使能后，對應(yīng)的ADC開始進(jìn)行采集，輸出同步時鐘給FPGA，將采樣數(shù)據(jù)存儲到采樣數(shù)據(jù)FIFO中；(2)、每片ADC均設(shè)置為測試模式中的躍升模式，即Ramp Mode ;DSP發(fā)出復(fù)位信號，對各片ADC同時復(fù)位后，將每片ADC輸出的鋸齒波測試信號數(shù)據(jù)，存入對應(yīng)FPGA的測試數(shù)據(jù)FIFO中；(3)、讀取各個FPGA中測試數(shù)據(jù)FIFO存儲的鋸齒波測試信號數(shù)據(jù)，記錄各個鋸齒波測試信號首個峰值點的位置，以位置最后的首個峰值點為基準(zhǔn)，計算其他首個峰值點相對于位置最后的峰值點的時間差A(yù)ti, i為ADC編號；(4)、計算首個峰值點位置最后的ADC相對于各ADC延遲的采樣點數(shù)Ni Ni=AtiXfs其中fs為單片ADC實際采樣率，采樣點數(shù)Ni取整并傳給DSP，DSP讀取各個FPGA中采樣數(shù)據(jù)FIFO的采樣數(shù)據(jù)時，丟棄FPGA中采樣數(shù)據(jù)FIFO的前Ni個采樣數(shù)據(jù)，從第隊+1個采樣點數(shù)據(jù)開始拼合，便可得到正確的采集波形數(shù)據(jù)。本發(fā)明用于校準(zhǔn)并行采集系統(tǒng)數(shù)據(jù)拼合順序的方法，首先通過設(shè)置各個ADC工作模式為測試模式中的躍升模式，即Ramp Mode，在DSP對發(fā)出復(fù)位信號，對各片ADC同時復(fù)位后，將輸出標(biāo)準(zhǔn)鋸齒波測試信號數(shù)據(jù)，存入對應(yīng)FPGA的測試數(shù)據(jù)FIFO中；然后得到測試信號數(shù)據(jù)首個峰值點對于位置最后的峰值點的時間差A(yù)ti,計算首個峰值點位置最后的ADC相對于各ADC延遲采樣點數(shù)Ni ;最后，各個FPGA中采樣數(shù)據(jù)FIFO的數(shù)據(jù)時，丟棄FPGA中采樣數(shù)據(jù)FIFO的前Ni個采樣點數(shù)據(jù)，然后進(jìn)行拼合。由于在各片ADC輸出的寫入FPGA采樣數(shù)據(jù)FIFO的同步時鐘產(chǎn)生時，鋸齒波測試信號數(shù)據(jù)輸出，并在采樣時鐘周期累加1，這樣可以根據(jù)各片ADC輸出鋸齒波測試信號數(shù)據(jù)首個峰值點的位置丟棄相應(yīng)的采樣點數(shù)據(jù)，然后再拼合，得到正確的采集波形數(shù)據(jù)，實現(xiàn)了對FIFO寫使能信號不同步產(chǎn)生的并行采集系統(tǒng)數(shù)據(jù)拼合順序移位的校正。


圖1是并行采集系統(tǒng)數(shù)據(jù)拼合示意圖；圖2是由于FIFO寫使能導(dǎo)致并行采樣數(shù)據(jù)拼合錯誤示意圖；圖3是本發(fā)明中涉及的并行采集系統(tǒng)一原理框圖；圖4是本發(fā)明用于校準(zhǔn)并行采集系統(tǒng)數(shù)據(jù)拼合順序的方法中各信號的時序圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明的具體實施方式
進(jìn)行描述，以便本領(lǐng)域的技術(shù)人員更好地理解本發(fā)明。需要特別提醒注意的是，在以下的描述中，當(dāng)已知功能和設(shè)計的詳細(xì)描述也許會淡化本發(fā)明的主要內(nèi)容時，這些描述在這里將被忽略。1、并行采集系統(tǒng)如圖3所示，本發(fā)明的并行采集系統(tǒng)基于FPGA+DSP平臺，利用多片ADC進(jìn)行并行數(shù)據(jù)采集。在本實施例中，硬件電路有模擬通道調(diào)理電路、2片高速ADC、FPGA(主FPGA1、FPGA2以及DSP這四部分組成。待測信號經(jīng)過模擬通道調(diào)理電路后送入高速ADC進(jìn)行采集，采樣數(shù)據(jù)分別通過FPGA進(jìn)行緩存和預(yù)處理，然后送入DSP進(jìn)行數(shù)字處理。DSP是并行數(shù)據(jù)采集系統(tǒng)控制與數(shù)據(jù)處理的中心，負(fù)責(zé)數(shù)據(jù)采集和存儲的控制命令發(fā)送，管理ADC的復(fù)位信號和FPGA中FIFO的讀寫使能信號，從而控制數(shù)據(jù)采集流。
DSP首先通過各FPGA向各ADC發(fā)出復(fù)位信號，然后使能各FPGA中采樣數(shù)據(jù)FIFO的讀寫；FPGA中采樣數(shù)據(jù)FIFO的讀寫使能后，對應(yīng)的ADC開始進(jìn)行采集，輸出同步時鐘給FPGA中，將采樣數(shù)據(jù)存儲到采樣數(shù)據(jù)FIFO，即FIFOl、FIF02中；如圖3所示，ADC1、ADC2的采樣數(shù)據(jù)經(jīng)數(shù)據(jù)線傳送到FPGAl、FPGA2存儲在采樣數(shù)據(jù)FIFOl、采樣數(shù)據(jù)FIF02中，DSP經(jīng)控制線開啟FPGAl、FPGA2中采樣數(shù)據(jù)FIFOl、采樣數(shù)據(jù)FIF02寫使能，而采樣數(shù)據(jù)FIFOl、采樣數(shù)據(jù)FIF02開啟寫使能的時間是不同步的，也就是ADC1、ADC2采樣數(shù)據(jù)存儲起點不一致，拼合順序錯誤。2、并行采集系統(tǒng)各ADC延時的獲取ADC的工作模式中有一種測試模式(Test Mode)，其一般用來測試ADC是否正常工作。在本實施例中，當(dāng)ADC處于測試模式中的Ramp Mode時，ADC在復(fù)位信號到來，，F(xiàn)PGA中采樣數(shù)據(jù)FIFO的讀寫使能后，依次輸出O 255的信號，到達(dá)峰值255后輸出0，依次循環(huán)，即輸出周期為25 6倍采樣周期的鋸齒波信號，如圖4所示。圖4中clkl、clk2分別為兩片ADC采樣時鐘，reset為復(fù)位信號。復(fù)位信號到來，兩片ADC分別在采樣數(shù)據(jù)FIFO的寫使能后，在滿足建立時間處產(chǎn)生同步時鐘，圖4中clkl、clk2標(biāo)注的上升沿處，輸出采樣數(shù)據(jù)和鋸齒波測試信號，其中鋸齒波測試信號為一個時鐘周期輸出累加步進(jìn)為I的數(shù)據(jù)，即圖中datal與data2,判定datal、data2首個最大數(shù)據(jù)255，便可得到該ADC的延時。3、時間間隔的測量設(shè)置ADC工作模式為測試模式中Ramp Mode,在此種模式下，F(xiàn)PGA開啟采樣數(shù)據(jù)FIFO的寫使能時，會向?qū)?yīng)ADC發(fā)送同步信號SYNC，使對應(yīng)ADC開始采集，將采樣數(shù)據(jù)存入對應(yīng)FPGA的采集數(shù)據(jù)FIFO中，并輸出鋸齒波信號。DSP讀取FPGAl中測試數(shù)據(jù)FIFOIt存儲的數(shù)據(jù)，判定首個峰值點為255的點，同理DSP讀取FPGA2中測試數(shù)據(jù)FIF02T存儲的數(shù)據(jù)，判定首個峰值點為255的點，由兩個峰值點的定位可得到其相差的采樣點數(shù)，已知采樣時鐘，計算ADCl首個峰值點，相對于ADCl峰值點，即位置最后的峰值點的時間差A(yù)tp4、采樣數(shù)據(jù)拼合順序的校正獲取其他首個峰值點相對于位置最后的峰值點的時間差A(yù)ti，可利用此時間間隔校正并行采樣數(shù)據(jù)拼合順序。DSP讀取各采樣數(shù)據(jù)FIFO中的采樣數(shù)據(jù)，按照采集的順序進(jìn)行數(shù)據(jù)拼合，如圖2所示，正常情況下的數(shù)據(jù)輸出，由于時間差的存在，正常拼合下得到圖2中拼合順序錯誤的數(shù)據(jù)輸出，為校正此錯誤，計算首個峰值點位置最后的ADC，即ADC2相對于ADCl延遲的采樣點數(shù)N1:N1= At1Xfs(2)其中fs為單片ADC實際采樣率，采樣點數(shù)N1取整并傳給DSP，DSP讀取FPGAl中采樣數(shù)據(jù)FIF01的采樣數(shù)據(jù)時，丟棄FPGAl中采樣數(shù)據(jù)FIFO的前N1個采樣數(shù)據(jù)，從第Njl個采樣數(shù)據(jù)開始拼合。FPGA2中采樣數(shù)據(jù)FIF02的采樣數(shù)據(jù)，由于是首個峰值點位置最后的ADC，不用拋棄采樣數(shù)據(jù)，直接用于拼合，得到正確的采集波形數(shù)據(jù)。盡管上面對本發(fā)明說明性的具體實施方式
進(jìn)行了描述，以便于本技術(shù)領(lǐng)域的技術(shù)人員理解本發(fā)明，但應(yīng)該清楚，本發(fā)明不限于具體實施方式
的范圍，對本技術(shù)領(lǐng)域的普通技術(shù)人員來講，只要各種變化在所附的權(quán)利要求限定和確定的本發(fā)明的精神和范圍內(nèi)，這些變化是顯而易見的，一切利用本發(fā)明構(gòu)思的發(fā)明創(chuàng)造均在保護(hù)之列。
權(quán)利要求
1.一種用于校準(zhǔn)并行采集系統(tǒng)數(shù)據(jù)拼合順序的方法，在基于FPGA+DSP平臺利用多片ADC進(jìn)行并行數(shù)據(jù)采集的系統(tǒng)中，待測信號經(jīng)過模擬通道道調(diào)理后送入多片ADC中；DSP首先通過各FPGA向各ADC發(fā)出復(fù)位信號，然后開啟各FPGA中采樣數(shù)據(jù)FIFO的寫使能； 其特征在于，包括以下步驟 (1)、FPGA中采樣數(shù)據(jù)FIFO的讀寫使能后，對應(yīng)的ADC開始進(jìn)行采集，輸出同步時鐘給FPGA，將采樣數(shù)據(jù)存儲到采樣數(shù)據(jù)FIFO中； (2)、每片ADC均設(shè)置為測試模式中的躍升模式，即RampMode ;DSP發(fā)出復(fù)位信號，對各片ADC同時復(fù)位后，將每片ADC輸出的鋸齒波測試信號數(shù)據(jù)，存入對應(yīng)FPGA的測試數(shù)據(jù)FIFO 中； (3)、讀取各個FPGA中測試數(shù)據(jù)FIFO存儲的鋸齒波測試信號數(shù)據(jù)，記錄各個鋸齒波測試信號首個峰值點的位置，以位置最后的首個峰值點為基準(zhǔn)，計算其他首個峰值點相對于位置最后的峰值點的時間差A(yù)ti, i為ADC編號； (4)、計算首個峰值點位置最后的ADC相對于各ADC延遲的采樣點數(shù)Ni Ni=AtiXfs 其中fs為單片ADC實際采樣率，采樣點數(shù)Ni取整并傳給DSP，DSP讀取各個FPGA中采樣數(shù)據(jù)FIFO的采樣數(shù)據(jù)時，丟棄FPGA中采樣數(shù)據(jù)FIFO的前Ni個采樣數(shù)據(jù)，從第隊+1個采樣點數(shù)據(jù)開始拼合，便可得到正確的采集波形數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所示的數(shù)據(jù)拼合順序的方法，其特征在于，其特征在于，在步驟(1)中，F(xiàn)PGA中采樣數(shù)據(jù)FIFO的讀寫使能后，F(xiàn)PGA向?qū)?yīng)ADC發(fā)送同步信號SYNC，使對應(yīng)ADC開始采集。
全文摘要
本發(fā)明一種用于校準(zhǔn)并行采集系統(tǒng)數(shù)據(jù)拼合順序的方法，首先通過設(shè)置各個ADC工作模式為測試模式中的躍升模式，將標(biāo)準(zhǔn)鋸齒波測試信號數(shù)據(jù)存入對應(yīng)FPGA的測試數(shù)據(jù)FIFO中；然后得到測試信號數(shù)據(jù)首個峰值點對于位置最后的峰值點的時間差Δti以及延遲采樣點數(shù)Ni；最后，丟棄FPGA中采樣數(shù)據(jù)FIFO的前Ni個采樣點數(shù)據(jù)，然后進(jìn)行拼合。由于在各片ADC輸出的寫入FPGA采樣數(shù)據(jù)FIFO的同步時鐘產(chǎn)生時，鋸齒波測試信號數(shù)據(jù)輸出，并在采樣時鐘周期累加1，這樣可以根據(jù)各片ADC輸出鋸齒波測試信號數(shù)據(jù)首個峰值點的位置丟棄相應(yīng)的采樣點數(shù)據(jù)，然后再拼合得到正確的采集波形數(shù)據(jù)，實現(xiàn)了數(shù)據(jù)拼合順序移位的校正。
文檔編號G01R13/02GK103048506SQ20121036186
公開日2013年4月17日 申請日期2012年9月26日 優(yōu)先權(quán)日2012年9月26日
發(fā)明者楊擴(kuò)軍, 黃武煌, 邱渡裕, 張沁川, 吳鳳曦 申請人:電子科技大學(xué)